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            <abstract xml:lang="en">
              <p>Automatic diagnosis of design errors is an important problem in digital circuits CAD. Although automated synthesis tools are being used to generate "correct-by-construction" designs, these designs are still modified manually to perform small specification changes, or to enhance some critical design aspects. Verification tools can discover the existence of errors, but they give no information about their location or how to correct them, they give only counter-examples that witness the error. What designers commonly do is simulate their design with these counter-examples, and visually inspect the ciruit and trace each path in it. This operation takes a very long time which may be equal or even greater than the design time itself. In this thesis we present automated algorithms for the location and the correction of simple design errors in logic circuits under the single error hypothesis. The errors treated here are component replacement errors in combinational and sequential circuits, and connection errors in combinational circuits. The single error model implicitly implies a "frequent verification strategy", in which the design is verified frequently after each design change, so that the probability of inserting more than one error is not very high. Our approach consists in simulating the circuit under the application of a given test pattern, and then scanning it to analyse its components. To accelerate the process we use special test patterns generated for the diagnosis. Two prototype diagnosis tools are built based on these algorithms. CCDS is the diagnosis tool for combinational circuits, and SCDS is the diagnosis tool for sequential circuits. CCDS and SCDS are currently integrated in the proof environment PREVAIL.</p>
            </abstract>
            <abstract xml:lang="fr">
              <p>Le diagnostic automatique des erreurs de conception est un problème important dans le domaine de la CAO. Bien que des outils automatisés de synthèse soient employés pour générer des structures de circuits "correctes-par-construction", celles-ci sont souvent modifiées manuellement pour refléter des petites&lt;br /&gt;modifications faites sur la spécification, ou pour améliorer certaines caractéristiques critiques de la&lt;br /&gt;conception. Les outils de vérification peuvent révéler l'existence d'erreurs, mais ils ne donnent aucune&lt;br /&gt;information sur leurs emplacements ou la façon de les corriger. Ces outils gènèrent seulement quelques&lt;br /&gt;contres-exemples qui mettent en évidence l'erreur. Les concepteurs utilisent ces contre-exemples pour&lt;br /&gt;diagnostiquer manuellement leur conception. Le diagnostic manuel est un processus trés lent et trés couteux. Le temps de diagnostic peut être égal, voire supérieur, au temps de conception. Nous présentons dans cette thèse de nouveaux algorithmes pour la localisation et la correction automatique des erreurs simples de conception dans les circuits logiques sous l'hypothèse d'une seule erreur. Les erreurs traitées ici sont : le remplacement d'un composant dans les circuits combinatoires et séquentiels, et une erreur de connexion dans les circuits combinatoires. Le modèle d'une seule erreur exige une stratégie de vérification fréquente, dans laquelle la conception est verifiée après chaque modification, pour que la probabilité d'insertion de plus d'une erreur ne soit pas trop élevée. Notre approche consiste à simuler et analyser automatiquement le circuit sous l'application de vecteurs de test que nous produisons spécialement pour accélérer le diagnostic. Nous avons réalisé deux logiciels prototypes bases sur ces algorithmes. CCDS est l'outil de diagnostic pour les circuits combinatoires, et SCDS est l'outil de diagnostic pour les circuits séquentiels. Ces outils sont actuellement intégrés dans l'environnement de preuves PREVAIL.</p>
            </abstract>
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