Vérification formelle des résultats de la synthèse de haut niveau - TEL - Thèses en ligne Accéder directement au contenu
Thèse Année : 1999

Formal verification of high level synthesis results

Vérification formelle des résultats de la synthèse de haut niveau

Résumé

To satisfy the present market requirements, several commercial formal verification tools appeared recently. The highest description level accepted by these tools is the so-called Register Transfer Level, i.e. with clearly identified clock periods. Because of very strong competition the designers must, however, start
from more abstract initial descriptions and use high-level synthesis tools. This thesis addresses the formal verification of high-level synthesis results with respect to the initial specification given in VHDL.
We propose a methodology that follows the design flow and includes the verification of two main synthesis steps: scheduling and allocation. The verification of each step is based on an abstract machine model that we developed: contrary to the classic finite state machine, it
reduces considerably the state space by keeping the data path registers symbolic. Moreover, the similarity between the abstract machine and the VHDL description provides facilities for the model construction
and understanding. The proof of the equivalence between abstract and classical finite state machines justifies the abstract machine and constitutes one of the theoretical contributions of the thesis. A prototype tool based on symbolic execution was developed and applied
to some high-level synthesis benchmarks. Finally, the thesis points out some open problems and suggests some research directions to solve them
Pour satisfaire la demande du marché actuel, plusieurs outils commerciaux de vérification formelle sont apparus ces dernières années. Le niveau le plus abstrait de description accepté dans la plupart de ces outils est le niveau appelé transfert de registres, c'est-à-dire une description avec des cycles d'horloge explicitement définis. Pour rester compétitifs, néanmoins, les concepteurs sont obligés d'élever le niveau d'abstraction et commencent à utiliser des outils de synthèse de haut niveau. Cette thèse a pour objet la vérification formelle des résultats de synthèse de haut niveau par rapport à la spécification initiale décrite en VHDL. Nous proposons une méthodologie de vérification qui épouse le flot de conception et consiste en la vérification de deux étapes principales:
l'ordonnancement et l'allocation. La vérification de chaque étape est fondée sur un modèle de machine abstraite que nous avons défini: contrairement au modèle de machine d'états finis classique, il réduit
considérablement l'espace d'états d'où les registres de la partie opérative sont exclus. En outre, la machine abstraite est similaire aux descriptions VHDL utilisées lors de la synthèse et offre, par conséquent, un niveau d'abstraction plus élevé de représentation des
circuits. La preuve d'équivalence entre la machine abstraite et la machine d'états finis classique justifie la première et constitue une des contributions théoriques de la thèse. Un prototype d'outil basé sur la simulation symbolique a été développé et exécuté sur des benchmarks de la synthèse comportementale. La thèse
s'achève sur les problèmes ouverts et les axes de recherche à explorer.

Domaines

Autre [cs.OH]
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Dates et versions

tel-00003009 , version 1 (16-06-2003)

Identifiants

  • HAL Id : tel-00003009 , version 1

Citer

J. Dushina. Vérification formelle des résultats de la synthèse de haut niveau. Autre [cs.OH]. Université Joseph-Fourier - Grenoble I, 1999. Français. ⟨NNT : ⟩. ⟨tel-00003009⟩

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