Validation de Spécifications de Circuits Asynchrones : Méthodes et outils - TEL - Thèses en ligne Access content directly
Theses Year : 2004

Validation of Asynchronous Circuits Specifications: Methods and tools

Validation de Spécifications de Circuits Asynchrones : Méthodes et outils

Abstract

Asynchronous designs aim at answering the increasingly complex problems (clock distribution, energy, modularity) encountered by the synchronous circuits designers. Asynchronous circuits, contrary to the synchronous circuits, are not ordered by a global clock. Even medium size asynchronous circuits may display a complex behavior, due to the combinational explosion in the chronology of events that may happen. It is thus essential to apply rigorous design and validation methods.This thesis work addresses the analysis and the automatic validation of asynchronous specifications written in the CHP, prior to their synthesis with the TAST asynchronous design flow developed by the CIS group of TIMA.Two approaches are proposed. In the first approach we use symbolic model checking and pseudo-synchronous modeling, to perform property checking on RTL designs. The approach consisted in translating the Petri Net, interpreted as a finite state machine, as a pseudo-synchronous VHDL description, which can then be input to industrial symbolic modelchecking software. In the second approach, CHP semantics, initially given in terms of Petri Nets, are reformulated as Extended Labeled Transition Systems (ELTS). Circuit specifications are then validated using enumerative model checking tools. To increase the performances of the enumerative approach and
avoid the state explosion problem, we have developed and implemented several automatic reduction and abstraction techniques.
La conception asynchrone vise à répondre aux problèmes de plus en plus complexes rencontrés par les concepteurs de circuits synchrones. Les circuits asynchrones, contrairement aux circuits synchrones, ne sont pas commandés par une horloge globale. Même de taille moyenne, ils peuvent montrer un comportement complexe, dû à l'explosion combinatoire dans la chronologie des événements qui peuvent se produire. Il est ainsi essentiel d'appliquer des méthodes rigoureuses de conception et de validation.Ce travail de thèse traite de l'analyse et de la validation automatique des
spécifications de circuits asynchrones écrites dans langue CHP, avant leur synthèse avec le flot de conception asynchrone TAST, développé par le groupe CIS de TIMA. Deux approches sont proposées. La première consiste à adapter la vérification symbolique de modèles, initialement dédiée aux circuits synchrones, pour la vérification des circuits asynchrones. Les spécifications de circuits sont alors traduites dans un modèle en VHDL peuso-synchrone et ensuite vérifiées par des outils industriels de vérification symbolique de modèles. Dans la deuxième approche, la sémantique de CHP, initialement donnée en termes de réseaux de Pétri, est reformulée en termes de Systèmes de Transitions Etiquetées Etendus (STEE). Les spécifications de circuits sont alors validées par des méthodes énumératives de vérification de modèles.Pour augmenter les performances de l¹approche énumérative et faire face au problème d'explosion d'états, nous avons développé et implémenté un certain nombre de techniques automatiques de réduction et d¹abstraction.
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Dates and versions

tel-00007774 , version 1 (16-12-2004)

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  • HAL Id : tel-00007774 , version 1

Cite

M. Boubekeur. Validation de Spécifications de Circuits Asynchrones : Méthodes et outils. Autre [cs.OH]. Université Joseph-Fourier - Grenoble I, 2004. Français. ⟨NNT : ⟩. ⟨tel-00007774⟩

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