Vérification semi-formelle et synthèse automatique de PSL vers VHDL - TEL - Thèses en ligne Accéder directement au contenu
Thèse Année : 2009

Semi-Formal Verification and Automatic Synthesis from PSL to VHDL

Vérification semi-formelle et synthèse automatique de PSL vers VHDL

Résumé

Property-Based Verification (PBV) has become a main stream part of industrial design flows. For large systems that defeat formal verification methods, dynamic verification is called on designs directly connected to test generators and signal observers that are compiled from the properties. The work achieved during this thesis aims at automatically creating test-benches for digital-designs verification using the PBV. We have developed an approach to achieve property synthesis for test-vector generation. In this context, properties describe the environment of a design under test. They are synthesized into generators which produce test sequences complying with the corresponding properties. It is then possible to specify the whole environment with temporal properties. A parallel method which is automata-based has been developed in McGill University. The most interesting part of the thesis lies in the method that has been developed to automatically synthesize specifications into VHDL hardware descriptions. While the state of the art approaches have, for the best of them, polynomial complexities O(N^3), ours is linear in the specification operators. A tool called SyntHorus has been designed to automate the method. It shows that synthesis of complex specifications of hundred properties can be synthesized within few seconds into efficient hardware components. The correctness of the generators and the specification synthesis approach has been done with the PVS theorem prover. The methods and tools developed during the thesis have been tested, reinforced and transferred to industry through some cooperations (Thalès Group, Dolphin Integration and ST-Microelectronics) and the ANR project SFINCS.
La vérification à base de propriétés (PBV) est devenue un élément essentiel des flots de conception pour supporter la vérification de circuits complexes. Pour de tels composants où les techniques de vérification formelle ne peuvent s'appliquer, la vérification dynamique à base de propriétés connecte au circuit des moniteurs et des générateurs de test synthétisés à partir de propriétés pour construire de manière simple un environnement de test. Durant cette thèse une partie des travaux à consisté à développer une approche de synthèse de propriétés pour la génération de vecteurs de test. Dans ce contexte, les propriétés décrivent l'environnement du circuit sous test. Elles sont synthétisées en générateurs produisant des séquences de test respectant la propriété correspondante. Il est alors possible de spécifier et d'obtenir un modèle pour tout l'environnement du circuit. Alors que notre approche est modulaire, une méthode à base d'automates a été développée en collaboration avec l'université de McGill. La contribution la plus intéressante de cette thèse tiens dans la méthode qui a été mise en place pour synthétiser une spécification temporelle en un circuit correct par construction. Alors que les approches de l'état de l'art ont une complexité polynomiale, la nôtre est linéaire en la spécification. L'outil SyntHorus a été développé pour supporter cette méthode et synthétise en quelques secondes un circuit correct par construction à partir d'une spécification de plusieurs centaines de propriétés. La correction des générateurs et de la méthode de synthèse a été effectuée à l'aide du prouveur de théorème PVS. Les méthodes et outils développés durant cette thèse ont été validés, renforcés et transférés dans l'industrie grâce à plusieurs coopérations (Thalès Group, Dolphin Integration et ST-Microelectronics) et au projet ANR SFINCS.
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Dates et versions

tel-00481923 , version 1 (07-05-2010)

Identifiants

  • HAL Id : tel-00481923 , version 1

Citer

Y. Oddos. Vérification semi-formelle et synthèse automatique de PSL vers VHDL. Micro et nanotechnologies/Microélectronique. Université Joseph-Fourier - Grenoble I, 2009. Français. ⟨NNT : ⟩. ⟨tel-00481923⟩

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