Agile Bandpass Sampling RF Receivers for low power Applications - TEL - Thèses en ligne Accéder directement au contenu
Thèse Année : 2011

Agile Bandpass Sampling RF Receivers for low power Applications

Résumé

New wireless communications pushes the development in terms reconfigurable, multistandards and low power radio systems. This work proposes and design new receiver architecture capable of addressing these aspects. The Bandpass Sampling (BPS) is applied and permits to exploit a certain number of advantages linked to the discrete time (DT) signal processing, notably filtering and decimation, relaxing the ADC constraints and keeping the multi standard and reconfigurable features. A developed wide band system level simulation tool and system design method permit to overcome system level limitations such spectral aliasing, separating the different contributions on the SNDR degradation, splitting the blocks constraints and defining the optimum frequency plan and filtering. The proposed BPS architecture on the thesis is a result of a quantitative comparison of different BPS architectures, applying the system design method and tool, and represents the best trade-off between power consumption and agility on the aimed context. The DT filtering block is identified as critical block. Effects such parasitic capacitances and capacitance mismatch, switch noise, finite gain OTA, are evaluated through VHDL-AMS modelling. It is observed the robustness of discrete time oriented circuits. Finally, phase noise specifications are given considering that frequency synthesis circuits may represent up to 30% of the power consumption. For that goal, a new numerical method is proposed to evaluate the signal to jitter distortion ratio SDjR on the BPS process. Moreover, a non intuitive conclusion is given, where reducing the sampling frequency does not increase the constraints in terms of jitter. The proposed architecture is in stage of circuit level design for proof of concept.
Les nouveaux besoins en communications sans fil pussent le développement de systèmes de transmission RF en termes the reconfigurabilité, multistandard et à basse consommation. Cette thèse propose d'une nouvelle architecture de réception capable d'adresser ces aspects. Le sous échantillonnage est appliquée et permet d'exploiter et certain nombre d'avantages liées au traitement du signal à Temps Discret, notamment le filtrage et la décimation, permettant de relâcher les contraintes liées aux ADCs en maintenant des caractéristiques multistandard et de reconfigurabilité. Un simulateur large bande développé et une nouvelle méthode ce conception système permettent répondre à des limitations au niveau système comme le repliement spectral, séparer les différentes contributions dans la dégradation du SNDR, séparer les différentes contraintes des blocs pour la définition d'un plan de fréquence et the filtrage optimaux. L'architecture à sous échantillonnage proposée dans la thèse est résultat d'une comparaison quantitative des différentes architectures à sous échantillonnage, tout en appliquant la méthode et l'outil de conception système développés; et représente le meilleur compromis entre la consommation électrique et l'agilité, dans le contexte voulu. Le bloc de filtrage à temps discret est identifié comme étant critique. Des effets come les capacités parasites, l'imparité entre les capacités, le bruit du commutateur, le gain finit de Ampli OP, sont évalués à travers d'une simulation comportementale en VHDL-AMS. On observe la robustesse des circuits orientés temps discret par rapport les contraintes des nouvelles technologies intégrés. Finalement, le système est spécifié en termes de bruit de phase, qui peuvent représenter jusqu'à 30% de la consommation en puissance. Dans ce but, une nouvelle méthode numérique est proposée pour évaluer le rapport signal sur distorsion due au jitter SDjR dans le processus de sous échantillonnage. En plus, une conclusion non intuitive est survenue de cette étude, où on que réduire la fréquence d'échantillonnage n'augmente pas les contraintes en termes de jitter pour le système. L'architecture proposée issue de cette étude est sujet d'un développement circuit pour la validation du concept.
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Dates et versions

tel-00670162 , version 1 (14-02-2012)

Identifiants

  • HAL Id : tel-00670162 , version 1

Citer

Luis Lolis. Agile Bandpass Sampling RF Receivers for low power Applications. Micro and nanotechnologies/Microelectronics. Université Sciences et Technologies - Bordeaux I, 2011. English. ⟨NNT : ⟩. ⟨tel-00670162⟩
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