<?xml version="1.0" encoding="utf-8"?>
<TEI xmlns="http://www.tei-c.org/ns/1.0" xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance" xmlns:hal="http://hal.archives-ouvertes.fr/" xmlns:gml="http://www.opengis.net/gml/3.3/" xmlns:gmlce="http://www.opengis.net/gml/3.3/ce" version="1.1" xsi:schemaLocation="http://www.tei-c.org/ns/1.0 http://api.archives-ouvertes.fr/documents/aofr-sword.xsd">
  <teiHeader>
    <fileDesc>
      <titleStmt>
        <title>HAL TEI export of tel-04477217</title>
      </titleStmt>
      <publicationStmt>
        <distributor>CCSD</distributor>
        <availability status="restricted">
          <licence target="https://creativecommons.org/publicdomain/zero/1.0/">CC0 1.0 - Universal</licence>
        </availability>
        <date when="2026-05-04T12:27:08+02:00"/>
      </publicationStmt>
      <sourceDesc>
        <p part="N">HAL API Platform</p>
      </sourceDesc>
    </fileDesc>
  </teiHeader>
  <text>
    <body>
      <listBibl>
        <biblFull>
          <titleStmt>
            <title xml:lang="en">Efficient hardware designs of the new Versatile Video Coding (VVC) tools for ASIC platforms</title>
            <title xml:lang="fr">ConceptionsmatériellesefficacespourdesnouveauxoutilsdustandardVVCciblantlesplates-formesASIC</title>
            <author role="aut">
              <persName>
                <forename type="first">Brahim</forename>
                <surname>Farhat</surname>
              </persName>
              <idno type="idhal" notation="numeric">1356795</idno>
              <idno type="halauthorid" notation="string">3067151-1356795</idno>
              <idno type="IDREF">https://www.idref.fr/276010701</idno>
              <affiliation ref="#struct-1089025"/>
            </author>
            <editor role="depositor">
              <persName>
                <forename>ABES</forename>
                <surname>STAR</surname>
              </persName>
              <email type="md5">f5aa7f563b02bb6adbba7496989af39a</email>
              <email type="domain">abes.fr</email>
            </editor>
          </titleStmt>
          <editionStmt>
            <edition n="v1" type="current">
              <date type="whenSubmitted">2024-02-26 10:39:12</date>
              <date type="whenModified">2026-04-08 03:03:31</date>
              <date type="whenReleased">2024-02-26 10:39:13</date>
              <date type="whenProduced">2022-05-31</date>
              <date type="whenEndEmbargoed">2024-02-26</date>
              <ref type="file" target="https://theses.hal.science/tel-04477217v1/document">
                <date notBefore="2024-02-26"/>
              </ref>
              <ref type="file" subtype="author" n="1" target="https://theses.hal.science/tel-04477217v1/file/TheseDEF_Ibrahim_FARHAT.pdf" id="file-4477217-3883453">
                <date notBefore="2024-02-26"/>
              </ref>
            </edition>
            <respStmt>
              <resp>contributor</resp>
              <name key="131274">
                <persName>
                  <forename>ABES</forename>
                  <surname>STAR</surname>
                </persName>
                <email type="md5">f5aa7f563b02bb6adbba7496989af39a</email>
                <email type="domain">abes.fr</email>
              </name>
            </respStmt>
          </editionStmt>
          <publicationStmt>
            <distributor>CCSD</distributor>
            <idno type="halId">tel-04477217</idno>
            <idno type="halUri">https://theses.hal.science/tel-04477217</idno>
            <idno type="halBibtex">farhat:tel-04477217</idno>
            <idno type="halRefHtml">Signal and Image processing. INSA de Rennes, 2022. English. &lt;a target="_blank" href="https://www.theses.fr/2022ISAR0009"&gt;&amp;#x27E8;NNT : 2022ISAR0009&amp;#x27E9;&lt;/a&gt;</idno>
            <idno type="halRef">Signal and Image processing. INSA de Rennes, 2022. English. &amp;#x27E8;NNT : 2022ISAR0009&amp;#x27E9;</idno>
            <availability status="restricted">
              <licence target="https://about.hal.science/hal-authorisation-v1/">HAL Authorization<ref corresp="#file-4477217-3883453"/></licence>
            </availability>
          </publicationStmt>
          <seriesStmt>
            <idno type="stamp" n="UNIV-RENNES1">Université de Rennes 1</idno>
            <idno type="stamp" n="CNRS">CNRS - Centre national de la recherche scientifique</idno>
            <idno type="stamp" n="INSA-RENNES">Institut National des Sciences Appliquées de Rennes</idno>
            <idno type="stamp" n="IETR">Institut d'Électronique et des Technologies du numéRique - UMR CNRS 6164</idno>
            <idno type="stamp" n="STAR">STAR - Dépôt national des thèses électroniques</idno>
            <idno type="stamp" n="CENTRALESUPELEC">Ecole CentraleSupélec</idno>
            <idno type="stamp" n="UR1-THESES" corresp="UNIV-RENNES1">Thèses de l'Université de Rennes 1</idno>
            <idno type="stamp" n="UR1-HAL">Publications labos UR1 dans HAL-Rennes 1</idno>
            <idno type="stamp" n="UR1-MATH-STIC">UR1 - publications Maths-STIC</idno>
            <idno type="stamp" n="UR1-UFR-ISTIC">UFR ISTIC Informatique et électronique</idno>
            <idno type="stamp" n="IETR-VAADER" corresp="IETR">Video Analysis and Architecture Design for Embedded Resources</idno>
            <idno type="stamp" n="IETR-IMAGE">IETR - Département Image</idno>
            <idno type="stamp" n="TEST-UR-CSS">TEST Université de Rennes CSS</idno>
            <idno type="stamp" n="UNIV-RENNES">Université de Rennes</idno>
            <idno type="stamp" n="INSA-GROUPE">Groupe INSA</idno>
            <idno type="stamp" n="UR1-MATH-NUM">Pôle UnivRennes - Mathématiques - Numérique </idno>
            <idno type="stamp" n="CYBERSCHOOL">CyberSchool - Ecole universitaire de recherche en Cybersécurité</idno>
            <idno type="stamp" n="NANTES-UNIVERSITE">Nantes Université</idno>
            <idno type="stamp" n="NANTES-UNIV">Nantes Université</idno>
          </seriesStmt>
          <notesStmt/>
          <sourceDesc>
            <biblStruct>
              <analytic>
                <title xml:lang="en">Efficient hardware designs of the new Versatile Video Coding (VVC) tools for ASIC platforms</title>
                <title xml:lang="fr">ConceptionsmatériellesefficacespourdesnouveauxoutilsdustandardVVCciblantlesplates-formesASIC</title>
                <author role="aut">
                  <persName>
                    <forename type="first">Brahim</forename>
                    <surname>Farhat</surname>
                  </persName>
                  <idno type="idhal" notation="numeric">1356795</idno>
                  <idno type="halauthorid" notation="string">3067151-1356795</idno>
                  <idno type="IDREF">https://www.idref.fr/276010701</idno>
                  <affiliation ref="#struct-1089025"/>
                </author>
              </analytic>
              <monogr>
                <idno type="nnt">2022ISAR0009</idno>
                <imprint>
                  <date type="dateDefended">2022-05-31</date>
                </imprint>
                <authority type="institution">INSA de Rennes</authority>
                <authority type="school">École doctorale Mathématiques et sciences et technologies de l'information et de la communication (Rennes)</authority>
                <authority type="supervisor">Daniel Ménard</authority>
                <authority type="supervisor">Olivier Déforges</authority>
                <authority type="jury">Dominique Ginhac [Président]</authority>
                <authority type="jury">Fernando Pescador [Rapporteur]</authority>
                <authority type="jury">Virginie Fresse [Rapporteur]</authority>
                <authority type="jury">François Berry</authority>
                <authority type="jury">Wassim Hamidouche</authority>
                <authority type="jury">Adrien Grill</authority>
              </monogr>
            </biblStruct>
          </sourceDesc>
          <profileDesc>
            <langUsage>
              <language ident="en">English</language>
            </langUsage>
            <textClass>
              <keywords scheme="author">
                <term xml:lang="en">ALF</term>
                <term xml:lang="en">Optimisation</term>
                <term xml:lang="en">MTS</term>
                <term xml:lang="en">ASIC</term>
                <term xml:lang="en">LFNST</term>
                <term xml:lang="en">Real time implementation</term>
                <term xml:lang="en">VVC</term>
                <term xml:lang="en">Video Compression</term>
                <term xml:lang="fr">Compression Vidéo</term>
                <term xml:lang="fr">VVC</term>
                <term xml:lang="fr">Implémentation temps réel</term>
                <term xml:lang="fr">LFNST</term>
                <term xml:lang="fr">ASIC</term>
                <term xml:lang="fr">MTS</term>
                <term xml:lang="fr">ALF</term>
                <term xml:lang="fr">Optimisation</term>
              </keywords>
              <classCode scheme="halDomain" n="spi.signal">Engineering Sciences [physics]/Signal and Image processing</classCode>
              <classCode scheme="halTypology" n="THESE">Theses</classCode>
              <classCode scheme="halOldTypology" n="THESE">Theses</classCode>
              <classCode scheme="halTreeTypology" n="THESE">Theses</classCode>
            </textClass>
            <abstract xml:lang="en">
              <p>The new MPEG/ITU video coding standard named Ver- satile Video Coding (VVC) was Finalized in July 2021. VVC enable 40% better coding efficiency than its predecessor HEVC standard. This coding gain is brought by several coding tools. The MTS and LFNST are one of the key coding tools that have been introduced in VVC for the transform part. In addition, in order to enhance the perceptually quality of the coded frames, VVC adds a new tool to its in-loop filter process called the ALF. In this ele- ment, a hardware implementations for all the above tools targeting ASIC platforms are proposed. They feature all optimisations in order to reduces their cost in term of chip surface, memory and power consumption. All the proposed solutions were integrated in a real-time professional VVC encoder and decoder. The first contribution is an efficient hardware implementation of the MTS transform. It consists in a multi-standard architecture that supports the transform block of recent MPEG standards including AVC, HEVC and VVC. The architecture is optimized and removes un- necessary complexities found in other proposed architectures by using regular multipliers instead of constant multipliers. Then, for the same context, the LFNST is added to the transform module. It leverages all primary and secondary transforms optimisations including butterfly decomposition, coefficients zeroing and the in- herent linear relationship between the transform types. The sec- ond contribution consist in an efficient hardware implementation of the ALF tool. For the decoder, the proposed solution establishes a novel scanning order between Luma and Chroma components that reduces significantly the memory. In addition, this module has been studied for the encoder context. In this context, the ALF has two phases: the filtering and the decision process. In order to reduce resource consumption, the encoder activates the ALF only for Luma samples and for CTUs of size 64. This latter proved to be efficient and got integrated in the real-time VVC encoder.</p>
            </abstract>
            <abstract xml:lang="fr">
              <p>La nouvelle norme de codage vidéo MPEG/ITU ap- pelée Versatile Video Coding (VVC) a été finalisée en juillet 2021. VVC permet une efficacité de codage 40 % supérieure à celle de son prédécesseur, la norme HEVC. Ce gain de codage est ap- porté par plusieurs outils de codage. Le MTS et le LFNST sont l’un des principaux outils de codage qui ont été introduits dans le VVC pour la partie transformation. En outre, afin d’améliorer la qualité perceptive des trames codées, le VVC ajoute un nou- vel outil à son processus de filtrage en boucle appelé ALF. Dans cet élément, des implémentations matérielles pour tous les out- ils ci-dessus ciblant les plateformes ASIC sont proposées. Elles comportent toutes les optimisations nécessaires pour réduire leur coût en termes de surface de puce, de mémoire et de consomma- tion d’énergie. Toutes les solutions proposées ont été intégrées dans un encodeur et décodeur VVC professionnel en temps réel. La première contribution est une implémentation matérielle ef- ficace de la transformation MTS. Elle consiste en une architec- ture multistandard qui prend en charge le bloc de transformation des normes MPEG récentes, notamment AVC, HEVC et VVC. Elle est optimisée et supprime les complexités inutiles que l’on trouve dans d’autres architectures proposées en utilisant des mul- tiplicateurs réguliers au lieu de multiplicateurs constants. Ensuite, pour le même contexte, le LFNST est ajouté au module de trans- formation. Il exploite toutes les optimisations des transformées primaires et secondaires, y compris la décomposition papillon, la remise à zéro des coefficients et la relation linéaire inhérente en- tre les types de transformées. La deuxième contribution consiste en une implémentation matérielle efficace de l’outil ALF. Pour le décodeur, la solution proposée établit un nouvel ordre de balayage entre les composantes Luma et Chroma qui réduit considérable- ment la mémoire. En outre, ce module a été étudié pour le contexte du codeur. Dans ce contexte, l’ALF comporte deux phases : le filtrage et le processus de décision. Afin de réduire la consomma- tion de ressources, l’encodeur active l’ALF uniquement pour les échantillons Luma et pour les CTUs de taille 64. Cette dernière so- lution s’est avérée efficace et a été intégrée dans l’encodeur VVC en temps réel.</p>
            </abstract>
          </profileDesc>
        </biblFull>
      </listBibl>
    </body>
    <back>
      <listOrg type="structures">
        <org type="laboratory" xml:id="struct-1089025" status="VALID">
          <idno type="IdRef">149256035</idno>
          <idno type="RNSR">200212224H</idno>
          <idno type="ROR">https://ror.org/013q33h79</idno>
          <orgName>Institut d'Électronique et des Technologies du numéRique</orgName>
          <orgName type="acronym">IETR</orgName>
          <date type="start">2022-01-01</date>
          <desc>
            <address>
              <addrLine>Campus de Beaulieu Bâtiment 11D 263 Av.Général Leclerc-CS 74205 35042 Rennes Cedex</addrLine>
              <country key="FR"/>
            </address>
            <ref type="url">https://www.ietr.fr/</ref>
          </desc>
          <listRelation>
            <relation active="#struct-105160" type="direct"/>
            <relation active="#struct-117606" type="direct"/>
            <relation active="#struct-301232" type="indirect"/>
            <relation active="#struct-411575" type="direct"/>
            <relation name="UMR6164" active="#struct-441569" type="direct"/>
            <relation active="#struct-1088614" type="direct"/>
            <relation active="#struct-1083400" type="indirect"/>
            <relation active="#struct-1083366" type="indirect"/>
          </listRelation>
        </org>
        <org type="institution" xml:id="struct-105160" status="VALID">
          <idno type="IdRef">26693823X</idno>
          <idno type="ROR">https://ror.org/015m7wh34</idno>
          <orgName>Université de Rennes</orgName>
          <orgName type="acronym">UR</orgName>
          <desc>
            <address>
              <addrLine>Campus de Beaulieu, 263 avenue Général Leclerc, CS 74205, 35042 RENNES CEDEX</addrLine>
              <country key="FR"/>
            </address>
            <ref type="url">https://www.univ-rennes.fr/</ref>
          </desc>
        </org>
        <org type="institution" xml:id="struct-117606" status="VALID">
          <idno type="ROR">https://ror.org/04xaa4j22</idno>
          <orgName>Institut National des Sciences Appliquées - Rennes</orgName>
          <orgName type="acronym">INSA Rennes</orgName>
          <desc>
            <address>
              <addrLine>20, avenue des Buttes de Coësmes - CS 70839 - 35708 Rennes cedex 7</addrLine>
              <country key="FR"/>
            </address>
            <ref type="url">http://www.insa-rennes.fr/</ref>
          </desc>
          <listRelation>
            <relation active="#struct-301232" type="direct"/>
          </listRelation>
        </org>
        <org type="regroupinstitution" xml:id="struct-301232" status="VALID">
          <idno type="IdRef">162105150</idno>
          <orgName>Institut National des Sciences Appliquées</orgName>
          <orgName type="acronym">INSA</orgName>
          <desc>
            <address>
              <country key="FR"/>
            </address>
          </desc>
        </org>
        <org type="institution" xml:id="struct-411575" status="VALID">
          <idno type="IdRef">184443237</idno>
          <idno type="ROR">https://ror.org/019tcpt25</idno>
          <orgName>CentraleSupélec</orgName>
          <desc>
            <address>
              <addrLine>3, rue Joliot Curie,Plateau de Moulon,91192 GIF-SUR-YVETTE Cedex</addrLine>
              <country key="FR"/>
            </address>
            <ref type="url">http://www.centralesupelec.fr</ref>
          </desc>
        </org>
        <org type="regroupinstitution" xml:id="struct-441569" status="VALID">
          <idno type="IdRef">02636817X</idno>
          <idno type="ISNI">0000000122597504</idno>
          <idno type="ROR">https://ror.org/02feahw73</idno>
          <orgName>Centre National de la Recherche Scientifique</orgName>
          <orgName type="acronym">CNRS</orgName>
          <date type="start">1939-10-19</date>
          <desc>
            <address>
              <country key="FR"/>
            </address>
            <ref type="url">https://www.cnrs.fr/</ref>
          </desc>
        </org>
        <org type="regrouplaboratory" xml:id="struct-1088614" status="VALID">
          <idno type="IdRef">068449399</idno>
          <orgName>Nantes Université - Ecole Polytechnique de l'Université de Nantes</orgName>
          <orgName type="acronym">Nantes Univ - EPUN</orgName>
          <date type="start">2022-01-01</date>
          <desc>
            <address>
              <addrLine>Campus Chantrerie : Rue Christian Pauc - CS 50609 - 44306 Nantes Cedex 3Campus Gavy : Gavy Océanis -  CS 70152 - 44603 Saint-Nazaire CedexCampus Courtaisière : 18 Boulevard Gaston Defferre - 85035 La Roche-sur-Yon Cedex</addrLine>
              <country key="FR"/>
            </address>
            <ref type="url">http://web.polytech.univ-nantes.fr/l-ecole/</ref>
          </desc>
          <listRelation>
            <relation active="#struct-1083400" type="direct"/>
            <relation active="#struct-1083366" type="indirect"/>
          </listRelation>
        </org>
        <org type="institution" xml:id="struct-1083400" status="VALID">
          <orgName>Nantes Université - pôle Sciences et technologie</orgName>
          <date type="start">2022-01-01</date>
          <desc>
            <address>
              <country key="FR"/>
            </address>
            <ref type="url">https://nouvelleuniversite.univ-nantes.fr/les-poles</ref>
          </desc>
          <listRelation>
            <relation active="#struct-1083366" type="direct"/>
          </listRelation>
        </org>
        <org type="regroupinstitution" xml:id="struct-1083366" status="VALID">
          <idno type="IdRef">258086599</idno>
          <idno type="ROR">https://ror.org/03gnr7b55</idno>
          <orgName>Nantes Université</orgName>
          <orgName type="acronym">Nantes Univ</orgName>
          <date type="start">2022-01-01</date>
          <desc>
            <address>
              <country key="FR"/>
            </address>
          </desc>
        </org>
      </listOrg>
    </back>
  </text>
</TEI>