Contribution à la conception d'un modulateur sigma-delta passe-bande à temps continu pour la conversion directe de signaux radiofréquences
Résumé
The continuous-time bandpass delta-sigma analog-to-digital conversion is an interesting approach for direct conversion of radiofrequencies signals. To go towards fast and reconfigurable conversion systems, the feasibility of a delta-sigma band-pass converter with a tunable central frequency on a limited bandwidth is studied through the design of an integrated circuit in a GaAs P-HEMT technology.
The modulator architecture includes a loop filter, which has a parallel structure to ensure the stability as well as the precision of the device, an adder and a comparator. The loop filter is composed of several Q-enhanced Gm-LC resonators. The optimal delay for this architecture (1:25Te, with Te the sampling period) is approximately reached through a latched comparator (1,12 Te). The adjustment of the central frequency is carried out through one tunable capacity on the front-end resonator.
The transistor level simulation in the nominal case shows a resolution of 10 bits in a useful bandwidth of 4 MHz, for a central frequency of 750 MHz and a 3 GHz sampling frequency. The central frequency of the modulator can be adjusted at 730 MHz where the resolution reaches 9 bits. Consumption is estimated to be 5,7 W. The layout of the chip occupies 12 mm2.
This work presents a design methodology based on multi-level simulations (transistor, functional).
This approach makes it possible to isolate the impact from circuit level non-idealities on the general behaviour of the modulator. Solutions are proposed to correct these drawbacks. The circuit sensitivity was also studied in terms of technological dispersions and parasitic elements introduced by the layout.
The modulator architecture includes a loop filter, which has a parallel structure to ensure the stability as well as the precision of the device, an adder and a comparator. The loop filter is composed of several Q-enhanced Gm-LC resonators. The optimal delay for this architecture (1:25Te, with Te the sampling period) is approximately reached through a latched comparator (1,12 Te). The adjustment of the central frequency is carried out through one tunable capacity on the front-end resonator.
The transistor level simulation in the nominal case shows a resolution of 10 bits in a useful bandwidth of 4 MHz, for a central frequency of 750 MHz and a 3 GHz sampling frequency. The central frequency of the modulator can be adjusted at 730 MHz where the resolution reaches 9 bits. Consumption is estimated to be 5,7 W. The layout of the chip occupies 12 mm2.
This work presents a design methodology based on multi-level simulations (transistor, functional).
This approach makes it possible to isolate the impact from circuit level non-idealities on the general behaviour of the modulator. Solutions are proposed to correct these drawbacks. The circuit sensitivity was also studied in terms of technological dispersions and parasitic elements introduced by the layout.
La conversion analogique-numérique sigma-delta passe-bande à temps continu constitue une approche intéressante pour la numérisation directe de signaux radiofréquences. Pour faire un premier pas vers des systèmes de conversion rapides et agiles basés sur cette approche, la faisabilité d'un convertisseur sigma-delta passe-bande à fréquence centrale ajustable sur une bande de fréquence limitée est étudiée au travers de la conception d'un circuit intégré prototype en technologie GaAs P-HEMT 0.2 µm.
L'architecture du modulateur sigma-delta comprend un filtre de boucle à structure parallèle, afin d'assurer à la fois la stabilité et la précision du dispositif, un sommateur et un comparateur. Les filtres passe-bande, constitutifs du filtre de boucle, sont du type Gm-LC à résistance négative. Le retard optimal théorique pour cette architecture est de 1,25 Te (Te : période d'échantillonnage) et ce retard est approximativement atteint grâce à un comparateur verrouillable (1,12 Te). Le réglage de la fréquence centrale s'opère par le biais de varicaps dans le résonateur d'entrée. La simulation du circuit au niveau transistor permet d'évaluer une résolution de 10 bits sur une bande de 4 MHz pour une fréquence centrale de 750 MHz et une fréquence de sur-échantillonnage de 3 GHz. La fréquence centrale du modulateur peut être abaissée à 725 MHz où la résolution atteint 9 bits. La consommation est estimée à 5,7 W. Le circuit a été implanté et la surface de la puce s'élève à 12 mm2.
Ce travail présente une méthodologie de conception basée sur des simulations multi-niveaux (transistor, fonctionnel). Cette approche permet d'isoler l'impact des non-idéalités de chacun des blocs au niveau circuit sur le fonctionnement général du modulateur. Des solutions sont proposées pour la correction de ces défauts. La robustesse du circuit a aussi fait l'objet d'une étude en termes de dispersions technologiques et d'éléments parasites introduits par l'implantation. Des remèdes sont proposés pour pallier ces problèmes.
L'architecture du modulateur sigma-delta comprend un filtre de boucle à structure parallèle, afin d'assurer à la fois la stabilité et la précision du dispositif, un sommateur et un comparateur. Les filtres passe-bande, constitutifs du filtre de boucle, sont du type Gm-LC à résistance négative. Le retard optimal théorique pour cette architecture est de 1,25 Te (Te : période d'échantillonnage) et ce retard est approximativement atteint grâce à un comparateur verrouillable (1,12 Te). Le réglage de la fréquence centrale s'opère par le biais de varicaps dans le résonateur d'entrée. La simulation du circuit au niveau transistor permet d'évaluer une résolution de 10 bits sur une bande de 4 MHz pour une fréquence centrale de 750 MHz et une fréquence de sur-échantillonnage de 3 GHz. La fréquence centrale du modulateur peut être abaissée à 725 MHz où la résolution atteint 9 bits. La consommation est estimée à 5,7 W. Le circuit a été implanté et la surface de la puce s'élève à 12 mm2.
Ce travail présente une méthodologie de conception basée sur des simulations multi-niveaux (transistor, fonctionnel). Cette approche permet d'isoler l'impact des non-idéalités de chacun des blocs au niveau circuit sur le fonctionnement général du modulateur. Des solutions sont proposées pour la correction de ces défauts. La robustesse du circuit a aussi fait l'objet d'une étude en termes de dispersions technologiques et d'éléments parasites introduits par l'implantation. Des remèdes sont proposés pour pallier ces problèmes.
Loading...