A Model Driven Engineering based design flow for systematic signal processing applications implemented on FPGA
Un flot de conception pour applications de traitement du signal systématique implémentées sur FPGA à base d'Ingénierie Dirigée par les Modèles
Résumé
This PhD thesis presents a design flow for intensive signal processing applications, which are implemented on FPGA. This flow is based on Model Driven Engineering (MDE) and the specification of applications is done in UML.
The first contribution of this thesis is a metamodel, which identifies the concepts manipulated at the RTL level. These concepts are extracted from customized hardware implementations of massively parallel applications. The metamodel also take into account the FPGA characteristics and identify different abstraction levels of the FPGAs. These abstraction levels allow refining the hardware implementations.
The second contribution is a design flow, which transform applications modeled at high abstraction level model (in UML) into RTL models. According to the FPGA resources allocated, a process optimizes the hardware implementation thanks to loop transformations.
From a UML model, a VHDL code is automatically generated. The code is simulable and synthetizable on FPGA. The design flow has been successfully used in safety transport for the development of an anti-collision radar system.
The first contribution of this thesis is a metamodel, which identifies the concepts manipulated at the RTL level. These concepts are extracted from customized hardware implementations of massively parallel applications. The metamodel also take into account the FPGA characteristics and identify different abstraction levels of the FPGAs. These abstraction levels allow refining the hardware implementations.
The second contribution is a design flow, which transform applications modeled at high abstraction level model (in UML) into RTL models. According to the FPGA resources allocated, a process optimizes the hardware implementation thanks to loop transformations.
From a UML model, a VHDL code is automatically generated. The code is simulable and synthetizable on FPGA. The design flow has been successfully used in safety transport for the development of an anti-collision radar system.
Dans cette thèse, nous proposons un flot de conception pour le développement d'applications de traitement du signal systématique implémentées sur FPGA. Nous utilisons une approche Ingénierie Dirigée par les Modèles (IDM) pour la mise en oeuvre de ce flot de conception, dont la spécification des applications est décrite en UML. La première contribution de cette thèse réside dans la création d'un métamodèle isolant les concepts utilisés au niveau RTL. Ces concepts sont extraits d'implémentations matérielles dédiées de tâches à fort parallélisme de données. Par ailleurs, ce métamodèle considère la technologie d'implémentation FPGA et propose différents niveaux d'abstractions d'un même FPGA. Ces multiples niveaux d'abstractions permettent un raffinement des implémentations matérielles.
La seconde contribution est le développement d'un flot de compilation permettant la transformation d'une application modélisée à haut niveau d'abstraction (UML) vers un modèle RTL. En fonction des contraintes de surfaces disponibles (technologie FPGA), le flot de conception optimise le déroulement des boucles et le placement des tâches. Le code VHDL produit est directement simulable et synthétisable sur FPGA. À partir d'applications modélisées en UML, nous produisons automatiquement un code VHDL.
Le flot de conception proposé a été utilisé avec succès dans le cadre de sécurité automobile ; un algorithme de détection d'obstacles a été automatiquement généré depuis sa spécification UML.
La seconde contribution est le développement d'un flot de compilation permettant la transformation d'une application modélisée à haut niveau d'abstraction (UML) vers un modèle RTL. En fonction des contraintes de surfaces disponibles (technologie FPGA), le flot de conception optimise le déroulement des boucles et le placement des tâches. Le code VHDL produit est directement simulable et synthétisable sur FPGA. À partir d'applications modélisées en UML, nous produisons automatiquement un code VHDL.
Le flot de conception proposé a été utilisé avec succès dans le cadre de sécurité automobile ; un algorithme de détection d'obstacles a été automatiquement généré depuis sa spécification UML.