Méthode de Test et Conception en Vue du Test pour les Réseaux sur Puce Asynchrones : Application au Réseau ANOC - TEL - Thèses en ligne Access content directly
Theses Year : 2008

Test Method and Design-for-Test of Asynchronous Networks-on-Chip: Application to ANOC Network

Méthode de Test et Conception en Vue du Test pour les Réseaux sur Puce Asynchrones : Application au Réseau ANOC

Abstract

Networks-on-Chip (NoCs) are emerging as a new on-chip communication paradigm for large complex Systems-on-Chip, together with the Globally Asynchronous – Locally Synchronous (GALS) paradigm, which lead to asynchronous NoCs. Nevertheless, manufacturing test is a big challenge for asynchronous NoCs before they can be brought to market due to a lack of testing methodology and support. The objective of this thesis is to propose a novel testing method for asynchronous NoCs. In this method, to ease the test of the network infrastructure, we have developed a Design-for-Test (DfT) architecture, in which each network router is surrounded by an asynchronous test wrapper in order to improve the controllability and the observability of the routers. This DfT architecture has been designed, implemented in Quasi-Delay Insensitive (QDI) asynchronous logic, and validated with ANOC, an asynchronous NoC architecture developed at the CEA-LETI. The corresponding test pattern generation is done by analyzing both functionalities and structural implementation of network routers and links. We have also introduced a complete testing strategy to test the whole network architecture. With the generated test patterns, the testing method presents high fault coverage (99.86%) for the ANOC architecture using a single stuck-at fault model.
Les réseaux sur puce (NoC : Network on Chip) et les architectures GALS (Globalement Asynchrone – Localement Synchrone) sont deux nouveaux paradigmes de communication pour les systèmes sur puce (SoC : System on Chip). Ces paradigmes ont conduit à la création de réseaux sur puce asynchrones. Cependant, faute de méthodologies et d'outils de test adaptés, le test de production des réseaux sur puce asynchrones constitue un grand défi pour la mise sur le marché de ces systèmes. L'objectif de cette thèse est de proposer une nouvelle méthode de test pour les réseaux sur puce asynchrones. Afin de faciliter le test de l'infrastructure du réseau, nous avons tout d'abord proposé une architecture DfT (Design-for-Test) dans laquelle chaque routeur du réseau est entouré d'un wrapper de test asynchrone qui améliore sa contrôlabilité et son observabilité. Cette architecture DfT a été modélisée, implémentée en logique asynchrone QDI (Quasi-Delay Insensitive), et validée avec un réseau sur puce asynchrone ANOC développée au CEA-LETI. La génération des vecteurs de test a été alors faite en analysant les fonctionnalités et l'implémentation structurelle du routeur et de ses interconnexions. Ensuite, nous avons également introduit une stratégie pour tester un réseau complet. La méthode de test complète développée dans cette thèse permet une couverture de faute de 99,86% pour le réseau ANOC en utilisant un modèle de faute de collage simple.
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Dates and versions

tel-00407016 , version 1 (23-07-2009)

Identifiers

  • HAL Id : tel-00407016 , version 1

Cite

Xuan Tu Tran. Méthode de Test et Conception en Vue du Test pour les Réseaux sur Puce Asynchrones : Application au Réseau ANOC. Micro et nanotechnologies/Microélectronique. Institut National Polytechnique de Grenoble - INPG, 2008. Français. ⟨NNT : ⟩. ⟨tel-00407016⟩
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