Temps Logique pour l'ingénierie dirigée par le modèles - TEL - Thèses en ligne Access content directly
Habilitation À Diriger Des Recherches Year : 2010

Temps Logique pour l'ingénierie dirigée par le modèles

Logical Time in Model-Driven Engineering

Abstract

CCSL has arisen from different inspiring models in an attempt to abstract away the data and the algorithms and to focus on events and control. Even though CCSL was initially defined as the time model of the UML profile for MARTE, it has now become a full-fledged domain-specific modeling language for capturing causal, chronological and timed relationships. It is intended to be used as a complement of other syntactic models that capture the data structure, the architecture and the algorithm. This work starts by describing the historical models of concurrency that have inspired the construction of CCSL. Then, CCSL is introduced and used to build libraries dedicated to two emerging standard models from the automotive (East-ADL) and the avionic (AADL) domains. Finally, we discuss an observer-based technique to verify implementations in different languages (Esterel, VHDL) against a CCSL specification.
CCSL (Clock Constraint Specification Language) a été construit pour abstraire les données et l'algorithme dans l'intention de focaliser sur les événements et le contrôle. Même si CCSL a été initialement conçu pour servir de modèle de temps au profil UML MARTE, il est devenu un langage de modélisation à part entière dédié à la capture des relations de causalités, chronologiques et temporelles, propres à un modèle. Il est destiné à complémenter des modèles syntaxiques qui eux capturent les structures de données, l'architecture et l'algorithme. Ce document commence par décrire les modèles de parallélisme qui ont inspirés CCSL. Ensuite, le langage CCSL est présenté puis utilisé pour construire des bibliothèques dédiées à deux spécifications standardisées dans les domaines de l'avionique (AADL) et de l'automobile (East-ADL). Finalement, nous introduisons une technique basée sur des observateurs pour vérifier des implantations (Esterel et VHDL) et s'assurer qu'elles respectent bien les propriétés données par une spécification CCSL.
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Dates and versions

tel-00541140 , version 1 (29-11-2010)

Identifiers

  • HAL Id : tel-00541140 , version 1

Cite

Frédéric Mallet. Temps Logique pour l'ingénierie dirigée par le modèles. Modeling and Simulation. Université Nice Sophia Antipolis, 2010. ⟨tel-00541140⟩
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