Recherche opérationnelle et optimisation pour la conception testable de circuits intégrés complexes - TEL - Thèses en ligne Accéder directement au contenu
Thèse Année : 2010

--

Recherche opérationnelle et optimisation pour la conception testable de circuits intégrés complexes

Résumé

This thesis is a research contribution interfacing operations research and microelectronics. It consid ers the use of combinatorial optimization techniques for DFT ( Design For Test ) of Integrated Circuits ( IC ). With the growing complexity of current IC both quality and cost during manufacturing testing have become important parameters in the semiconductor industry. To ensure proper functioning of the IC , the testing step is more than ever a crucial and difficult step in the overall IC manufacturing process. To answer market requirements, chip testing should be fast and effective in uncove ring defects. For this, it becomes essential to app rehend the test phase from the design steps of IC . In this context, DFT techniques and methodologies aim at improving the testability of IC . In previous research works, several problems of opt imization and decision making were derived from the micro- electronics domain. Most of previous research contr ibutions dealt with problems of combinatorial optim ization for placement and routing during IC design. In this the sis, a higher design level is considered where the DFT problem is analyzed at the Register Transfer Level (RTL) before the logic synt hesis process starts. This thesis is structured into three parts. In the first part, preliminaries and basic concepts of operations research, IC design and manufacturing are introduced. Next, both our approach and the solutio n tools which are used in the rest of this work are presented. In the second part, the problem of optimizing the i nsertion of scan chains is considered. Currently, " internal scan" is a widely adopted DFT technique for sequential di gital designs where the design flip-flops are conne cted into a daisy chain manner with a full controllability and observability from primary inputs and outputs. In this part of the research work, different algorithms are developed t o provide an automated and optimal solution during the generation of an RTL scan architecture where severa l parameters are considered: area, test time and po wer consumption in full compliance with functional perf ormance. This problem has been modelled as the sear ch for short chains in a weighted graph. The solution meth ods used are based on finding minimal length Hamilt onian chains. This work was accomplished in collaboration with DeFacTo Technologies, an EDA start-up close to Grenoble. The third part deals with the problem of sharing BIST ( Built In Self Test ) blocks for testing memories. The problem can be formulated as follows: given the memories wi th various types and sizes, and sharing rules for s eries and parallel wrappers, we have to identify solutions to the problem by associating a wrapper with each mem ory. The solution should minimize the surface, the power con sumption and test time of IC . To solve this problem, we designed a prototype called Memory BIST Optimizer ( MBO ). It consists of two steps of resolution and a val idation phase. The first step creates groups of compatibili ty in accordance with the rules of abstraction and sharing that depend on technologies. The second phase uses genet ic algorithms for multi-objective optimization in o rder to obtain a set of non dominated solutions. Finally, the validation verifies that t he solution provided is valid. In addition, it displays all solutions through a graph ical or textual interface. This allows the user to choose the solution that fits best. The tool MBO is currently integrated into an industrial flow wi thin ST-microelectronics .
Le travail de cette thèse est à l'interface des dom aines de la recherche opérationnelle et de la micro -électronique. Il traite de l'utilisation des techniques d'optimisation combinatoire pour la DFT (Design For Test) des Circuits Intégrés (CI). Avec la croissance rapide et la complexité des CI actuels, la qualité ainsi que le coût du test sont devenus des paramètres importants dans l'industrie des semi-con ducteurs. Afin de s'assurer du bon fonctionnement du CI, l'étape de test est plus que jamais une étape essentielle et délicate dans le processus de fabrication d'un CI. Pour répondre aux exigences du marché, le test doit être rapide et efficace dans la révélation d'éventuels défauts. Pour cela, il devient incontournable d'appréhender la phase de test dès les étapes de conception du CI. Dans ce contexte, la conception testable plus connue sous l'appellation DFT vise à améliorer la testabilité des CI. Plusieurs problèmes d'optimisation et d'aide à la décision découlent de la micro-électronique. La plupart de ces travaux traitent des problèmes d'optimisation combinatoire pour le placement et routage des circuits. Nos travaux de recherche sont à un niveau de conception plus amont, la DFT en présynthèse au niveau transfert de registres ou RTL (Register Transfer Level). Cette thèse se découpe en trois parties. Dans la première partie nous introduisons les notions de bases de recherche opérationnelle, de conception et de test des CI. La démarche suivie ainsi que les outils de résolution utilisés dans le reste du document sont présentés dans cette partie. Dans la deuxième partie, nous nous intéressons au problème de l'optimisation de l'insertion des chaîne s de scan. A l'heure actuelle, le "scan interne" est une des techniques d'amélioration de testabilité ou de DFT les plus largement adoptées pour les circuits intégrés numériques. Il s'agit de chaîner les éléments mémoires ou bascules du circuit de sorte à former des chaînes de scan qui seront considérées pendant la phase de test comme points de contrôle et d'observation de la logique interne du circuit. L'objectif de notre travail est de développer des algorithmes permettant de générer pour un CI donné et dès le niveau RTL des chaînes de scan optimales en termes de surface, de temps de test et de consommation en puissance, tout en respectant des critères de performance purement fonctionnels. Ce problème a été modélisé comme la recherche de plus courtes chaînes dans un graphe pondéré. Les méthodes de résolution utilisées sont basées sur la recherche de chaînes hamiltoniennes de longueur minimale. Ces travaux ont été réalisés en collaboration avec la start-up DeFacTo Technologies. La troisième partie s'intéresse au problème de partage de blocs BIST (Built In Self Test) pour le test des mémoires. Le problème peut être formulé de la façon suivante : étant données des mémoires de différents types et tailles, ainsi que des règles de partage des colliers en série et en parallèle, il s'agit d'identifier des solutions au problème en associant à chaque mémoire un collier. La solution obtenue doit minimiser à la fois la surface, la consommation en puissance et le temps de test du CI. Pour résoudre ce problème, nous avons conçu un prototype nommé Memory BIST Optimizer (MBO). Il est constitué de deux phases de résolution et d'une phase de validation. La première phase consiste à créer des groupes de compatibilité de mémoires en tenant compte des règles de partage et d'abstraction des technologies utilisées. La deuxième phase utilise les algorithmes génétiques pour l'optimisation multi-objectifs afin d'obtenir un ensemble de solutions non dominées. Enfin, la validation permet de vérifier que la solution fourn ie est valide. De plus, elle affiche l'ensemble des solutions à travers une interface graphique ou textuelle. Cela permet à l'utilisateur de choisir la solution qui lui correspond le mieux. Actuellement, l'outil MBO est intégré dans un flot d'outils a ST-microelectronics pour une utilisation par ses clients.
Fichier principal
Vignette du fichier
Lilia-Zaourar-These-Finale.pdf (3.14 Mo) Télécharger le fichier
Loading...

Dates et versions

tel-00959786 , version 1 (17-03-2014)

Identifiants

  • HAL Id : tel-00959786 , version 1

Citer

Lilia Zaourar. Recherche opérationnelle et optimisation pour la conception testable de circuits intégrés complexes. Recherche opérationnelle [math.OC]. Université Joseph-Fourier - Grenoble I, 2010. Français. ⟨NNT : ⟩. ⟨tel-00959786⟩
1083 Consultations
596 Téléchargements

Partager

Gmail Facebook X LinkedIn More