Lors des 40 dernières années, la technologie CMOS a permis une véritable révolution dans le traitement de l’information, sans cesse amélioré grâce à la diminution continue des dimensions des composants. L’évolution récente a conduit à la réduction des dimensions critiques des transistors tendant vers des points de blocage (rapidité, mécanismes physiques régis par des effets de surface, perte de contrôle électrostatique…) imposant des efforts accrus pour faire émerger des solutions technologiques alternatives. Dans ce contexte, deux architectures particulières seront présentés : (i) transistors MOS à contacts source/drain métalliques permettant un fonctionnement limitant les chutes de tension au niveau des zones d’accès et (ii) des transistors à nanofils à une grille enrobante offrant un contrôle électrostatique du canal optimal tout en minimisant l’encombrement. Dans un deuxième temps, des perspectives de recherche seront déclinées sous deux axes : (i) transistors 3D à nanofils III-V pour des applications faiblement énergivores pour les noeuds technologiques sub-7nm et (ii) dispositifs à nanofils pour les applications de détection biochimiques.