Mesure et prévision de la fiabilité des circuits intégrés numériques de dernière génération sous l’effet du vieillissement - TEL - Thèses en ligne
Thèse Année : 2023

Measure and prediction of latest-generation digital circuits’ reliability under ageing effect

Mesure et prévision de la fiabilité des circuits intégrés numériques de dernière génération sous l’effet du vieillissement

Résumé

In the 2010s, evolution of planar transistor (MOSFET) architecture has led to the extension of design limits, resulting in the FinFET. The FinFET, a transistor with a fin shaped channel rising out of its surface, is widely used in the latest generation of digital circuits with nodes down to five nanometers. So far, FinFET has proved its high performance, low power consumption and low cost, but what about its reliability ? Has the architectural evolution of FinFET allowed digital circuits to be improved at the cost of reduced reliability ?In this thesis, we present the test bench we have developed to age and measure degradation in FPGAs based on 16-nanometre FinFETs. By implementing ring oscillators and measuring the evolution of the oscillation frequency, which depends on the threshold voltage of the transistors, we observe the effect of the failure mechanisms (BTI, HCI and TDDB) at the transistor scale. Our test bench seems to be the most accurate in the state of the art for measuring degradation, giving it the capacity to measure degradation for aging conditions close to operating conditions, making our observations more lifelike.After 8000 hours of aging, we have observed the degradations measured in 5103 ring oscillators distributed into nine FPGAs. We present a method to distinguish degradations in logic resources from degradations in routing resources. We model degradation and failure as a function of temperature, voltage, stress duty cycle and the resources used in the FPGA. Finally, we compare our degradation measured in a 16 nm FinFET FPGA with a 28 nm MOSFET FPGA in order to show the evolution of reliability between MOSFET and FinFET in FPGAs.
Dans les années 2010, l’évolution de l’architecture d’un transistor planaire (MOSFET) a repoussé les limites de dimensionnement et a donné naissance au FinFET. Le FinFET, ce transistor avec un canal en forme d’aileron sortant du plan, est largement employé dans les circuits numériques de dernière génération avec des noeuds allant jusqu’à cinq nanomètres. Aujourd’hui, le FinFET a fait ses preuves en terme de performance, de faible consommation et de coût, mais qu’en est-il de sa fiabilité ? L’évolution architecturale du FinFET a-t-elle ouvert les portes à l’amélioration des circuits numériques au prix d’une moins bonne fiabilité?Dans cette thèse, nous vous proposons de découvrir le banc de test que nous avons développé visant à vieillir et mesurer les dégradations dans des FPGAs conçus avec des FinFET 16 nanomètres. En implémentant des oscillateurs en anneau dont nous mesurons l’évolution de la fréquence d’oscillation, qui dépend de la tension de seuil des transistors, nous observons l’effet des mécanismes de défaillances (BTI, HCI et TDDB) à l’échelle du transistor. Notre banc de test semble se classer dans l’état de l’art comme étant le plus précis pour mesurer des dégradations, lui offrant ainsi, la faculté de mesurer des dégradations pour des conditions de vieillissement proches des conditions d’utilisation rendant ainsi nos observations plus réalistes.Après 8000 heures de vieillissement, nous avons observé les dégradations mesurées dans 5103 oscillateurs en anneau répartis dans neuf FPGAs. Nous présentons une méthode pour dissocier les dégradations dans les ressources logiques et dans les ressources de routage. Nous modélisons les dégradations et les défaillances en fonction de la température, de la tension, du rapport cyclique de stress et des ressources utilisées dans le FPGA. Finalement, nous comparons nos résultats de dégradations mesurées sur un FPGA 16 nanomètres FinFET avec un FPGA 28 nanomètres MOSFET afin de révéler l’évolution de la fiabilité en passant du MOSFET au FinFET dans les FPGAs.
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Origine Version validée par le jury (STAR)

Dates et versions

tel-04400829 , version 1 (17-01-2024)

Identifiants

  • HAL Id : tel-04400829 , version 1

Citer

Justin Sobas. Mesure et prévision de la fiabilité des circuits intégrés numériques de dernière génération sous l’effet du vieillissement. Electronique. Université de Bordeaux, 2023. Français. ⟨NNT : 2023BORD0421⟩. ⟨tel-04400829⟩
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