Architectures des Accélérateurs de Traitement Flexibles pour les Systèmes sur Puce - TEL - Thèses en ligne Accéder directement au contenu
Thèse Année : 2004

Architectures of Flexible Processing Accelerators for Systems on Chip

Architectures des Accélérateurs de Traitement Flexibles pour les Systèmes sur Puce

Résumé

The systems -on-chip integrate on a same silicon die the whole set of cores necessary to handle the various functionalities of the system. For the digital processing part, the central microprocessor is often discharged from the time consuming applications (generally, digital signal processing applications) by a processing accelerator. The thesis problematic stands-on the architecture of this coprocessor. Indeed, many approaches are possible for it, and comparing them is proved to be a complex task. After a state of the art of the various architectural solutions for flexible processing, we propose a whole set of metrics with a perspective of characterization. Then, we illustrate our method by the characterization and the comparison of architectures representative of the state of the art. We show that it is by an effective exploitation of parallelism that the coprocessors can improve significantly their performances. However, in spite of real aptitudes, the accelerators are not always able to benefit from this potential. From this observation, we propose a general method based on hardware multiplexing, allowing effective loop and task parallelism exploitation. By its application to a concrete case, a system named Saturn, we prove that by the addition of a controller dedicated to the hardware multiplexing, the performances of the accelerator are almost doubled, without hardware overcost.
Les systèmes sur puce intègrent sur un même substrat de silicium l'ensemble des organes nécessaires à la prise en charge des différentes fonctionnalités du système. Pour la partie dédiée aux traitements numériques, le microprocesseur central est souvent déchargé des applications critiques (traitement du signal et des images en général) par un accélérateur de traitement. C'est par rapport à l'architecture du coprocesseur que se pose la problématique de cette thèse. En effet, de nombreuses approches sont possibles pour ce dernier, et vouloir les comparer s'avère être une tâche complexe. Après avoir fait un état de l'art des différentes solutions architecturales de traitement flexibles, nous proposons un ensemble de métriques dans une optique de caractérisation. Nous illustrons alors notre méthode par la caractérisation et la comparaison d'architectures représentatives de l'état de l'art. Nous montrons que c'est par une exploitation efficace du parallélisme que les coprocesseurs peuvent améliorer significativement leurs performances. Or, malgré de réelles aptitudes, les accélérateurs ne sont pas toujours capables de tirer parti de ce potentiel. C'est pour cela que nous proposons une méthode générale de multiplexage matériel, qui permet d'améliorer les performances par l'exploitation du parallélisme dynamique (boucle et tâches). Par son application à un cas concret, un système baptisé Saturne, nous prouvons que par l'adjonction d'un contrôleur dédié au multiplexage matériel, les performances de l'accélérateur sont quasiment doublées, et ce avec un faible surcoût matériel.
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Dates et versions

tel-00007352 , version 1 (09-11-2004)

Identifiants

  • HAL Id : tel-00007352 , version 1

Citer

Pascal Benoit. Architectures des Accélérateurs de Traitement Flexibles pour les Systèmes sur Puce. Micro et nanotechnologies/Microélectronique. Université Montpellier II - Sciences et Techniques du Languedoc, 2004. Français. ⟨NNT : ⟩. ⟨tel-00007352⟩
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