Vérification formelle des circuits digitaux décrits en VHDL - TEL - Thèses en ligne Access content directly
Theses Year : 1992

Dates and versions

tel-00340910 , version 1 (24-11-2008)

Identifiers

  • HAL Id : tel-00340910 , version 1

Cite

Ashrag Mohamed El-Farghly Salem. Vérification formelle des circuits digitaux décrits en VHDL. Modélisation et simulation. Université Joseph-Fourier - Grenoble I, 1992. Français. ⟨NNT : ⟩. ⟨tel-00340910⟩

Collections

UGA CNRS TDS-MACS
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