Multi-Level Fault-Tolerance in Networks-on-Chip - TEL - Thèses en ligne Accéder directement au contenu
Thèse Année : 2010

Multi-Level Fault-Tolerance in Networks-on-Chip

Tolérance aux fautes multi-niveau dans les réseaux sur puce

Résumé

With the continuous shrinking of technology features and the growing complexity of systems-on-chip, networks-on-chip have emerged as the most promising solution for the on-chip communication system. However, current systems-on-chip are subject to different factors (process variation, electromigration, crosstalk, environmental constraints and permanent defects in the case of 3D integration) that can perturb their logical and temporal operation and eventually lead to failures of the communication system or of different components of heterogeneous systems comprised of microprocessors, ASICs, memories etc. In this thesis different complementary approaches to deal with these problems are addressed, including techniques at data link level such as error detection combined with correction or data retransmission, fault tolerant routing algorithms for 3D topologies, and rollback recovery of the application after possible failures, by the use of checkpoints.
Avec la diminution continue des caractéristiques technologiques et la complexité croissante des systèmes sur puce, les réseaux sur puce se sont imposés comme la solution la plus prometteuse pour assurer la communication entre les composants intégrés. Toutefois, différents facteurs (variation du processus, électromigration, interférences, l'environnement radiatif et des défauts permanents dans le cas de l'intégration 3D) peuvent perturber le fonctionnement logique et temporel, et conduire aux défaillances du système de communication ou d'autres entités du système. Dans cette thèse on s'intéresse aux différentes approches complémentaires pour faire face à ces problèmes, à partir des techniques au niveau de la couche de liaison de données telles que la détection d'erreur et la correction ou la retransmission, en passant par les algorithmes de routage tolérants aux fautes pour les topologies 3D et allant à la couche application avec des solutions de recouvrement par points de contrôle.
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Dates et versions

tel-00541260 , version 1 (30-11-2010)

Identifiants

  • HAL Id : tel-00541260 , version 1

Citer

C. Rusu. Multi-Level Fault-Tolerance in Networks-on-Chip. Micro and nanotechnologies/Microelectronics. Institut National Polytechnique de Grenoble - INPG, 2010. English. ⟨NNT : ⟩. ⟨tel-00541260⟩

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