Génération rapide d'accélérateurs matériels par synthèse d'architecture sous contraintes de ressources - TEL - Thèses en ligne Accéder directement au contenu
Thèse Année : 2014

Fast hardware accelerator generation using high-level synthesis under resource constraints

Génération rapide d'accélérateurs matériels par synthèse d'architecture sous contraintes de ressources

Résumé

Even if FPGA circuits are very attractive for their performance and low power consumption, their usage as hardware accelerators is still marginal. Indeed, the existing development tools are only accessible to users with expertise in circuit design. In order to reduce their limits, a novel generation methodology based on high-level synthesis is proposed. By iteratively applying transformations to an initial solution, the process rapidly converges and strictly respects hardware constraints, particularly the available ressources. A demonstration tool, AUGH, has been built, and experiments have been launched with several known applications. THe proposed methodology is very close to the compilation flow for microprocessors, which allows it to be used even by users with no expertise about digital circuit design.
Bien que les FPGA soient très attrayants pour leur performance et leur faible consommation, leur emploi en tant qu'accélérateurs matériels reste marginal. Les logiciels de développement existants ne sont en effet accessibles qu'à un public expert en conception de circuits. Afin de repousser leurs limites, une nouvelle méthodologie de génération basée sur la synthèse d'architecture est proposée. En appliquant des transformations successives à une solution initiale, le processus converge rapidement et permet de respecter strictement des contraintes matérielles, notamment en ressources. Un logiciel démonstrateur, AUGH, a été construit, et des expérimentations ont été menées sur plusieurs applications reconnues. La méthodologie proposée est très proche du processus de compilation pour les microprocesseurs, ce qui permet son utilisation même par des utilisateurs non spécialistes de la conception de circuits numériques.
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Dates et versions

tel-01071661 , version 1 (06-10-2014)

Identifiants

  • HAL Id : tel-01071661 , version 1

Citer

Adrien Prost-Boucle. Génération rapide d'accélérateurs matériels par synthèse d'architecture sous contraintes de ressources. Sciences de l'ingénieur [physics]. Université de Grenoble, 2014. Français. ⟨NNT : ⟩. ⟨tel-01071661⟩

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