Analysis of safety-critical real-time systems and mitigation of their timing interferences
Analyse de systèmes temps-réels de sûreté et mitigation de leurs interférences temporelles
Résumé
Safety-critical real-time systems often rely on time provisioning strategies. These are especially a standard practice in avionics. They consist in assigning quotas of time to the tasks that compose the system, such that each task is allotted with a sufficient amount of execution time to complete while respecting strict latency and pacing constraints. WCET (Worst-Case Execution Times) are frequently used as the foundation of this temporal partitioning. WCET estimation is therefore a crucial step in the development of safety-critical real-time systems. Their values must be sound to guarantee the nominal execution of the system, but they also must be tight, so the system can benefit from a satisfactory equilibrium between safety and efficiency. A major obstacle to WCET evaluation resides in the occurrence of timing interferences at run-time. They are caused by contemporary off-the-shelf architectures that rely on statistically efficient hardware features (for example, the caches), that greatly reduce average execution times, but degrade some timing properties of interest, which is detrimental to the characterization of real-time systems. As a result, WCET are often greatly overestimated, affecting temporal partitioning. The work presented in this thesis seek to analyze specific safety-critical real-time systems to mitigate the timing interferences they are the most sensitive with. The increasing use of multi-core platforms leads to new classes of timing interferences: simultaneous accesses to shared hardware resources. This work aims at preventing them by design, effectively avoiding their occurrence at run-time. Hardware caches are also a well-known source of timing interferences. The second part of this thesis is dedicated to analyzing compiled programs to characterize the wholeness of their memory accesses. The end goal of this technique is to propose memory partitioning strategies allowing a better use of caches that encompasses the worst cases.
La mise en œuvre de systèmes temps-réels de sûreté requiert souvent l'élaboration de stratégies de provisionnement de temps ; cette pratique est particulièrement répandue dans le domaine industriel de l'avionique. Elles consistent à assigner des quotas de temps aux tâches qui composent le système, de sorte que chaque tâche dispose de suffisamment de temps d'exécution disponible pour compléter, tout en respectant des contraintes de cadence et de latence strictes. Les temps d'exécution dans les pires cas, ou WCET (Worst-Case Execution Times), sont particulièrement utilisés pour effectuer ce dimensionnement temporel. L'estimation des WCET est ainsi une étape cruciale du développement des systèmes temps-réels de sûreté. Leurs valeurs doivent être sûres afin de garantir la bonne exécution du système, sans être trop surestimées, pour que le système bénéficie d'un équilibre satisfaisant entre sûreté et efficacité. Une difficulté majeure dans la détermination des WCET réside dans l'apparition d'interférences temporelles à l'exécution, venant du fait que les architectures sur étagère actuelles reposent sur des fonctionnalités matérielles statistiquement efficaces (par exemple, les caches), qui réduisent les temps d'exécution moyens, mais dégradent certaines propriétés temporelles d'intérêt, nuisant à la caractérisation des systèmes temps-réels. Les WCET sont ainsi fortement accrus, affectant le dimensionnement temporel. Les travaux contenus dans cette thèse visent à analyser certains systèmes temps-réels de sûreté dans le but de mitiger les interférences temporelles auxquels ils sont sensibles. Face au constat que l'utilisation croissante de plateformes multi-cœurs engendre de nouvelles interférences temporelles causées par des accès simultanés à des ressources matérielles partagées, ces travaux cherchent à les prévenir par conception, afin d'éviter leur survenue à l'exécution. Les caches matériels sont également une source importante d'interférences temporelles ; le second volet de ces travaux est dédié à l'analyse de programmes compilés pour caractériser l'intégralité des accès mémoires qu'ils effectuent, et ce, afin de proposer des stratégies de placement mémoire permettant une meilleure utilisation des caches, au fait des pires cas.
| Origine | Version validée par le jury (STAR) |
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