L'isolation des processus est la contrainte de sécurité la plus importante imposée par les systèmes d'exploitation dans les systèmes multitâches. L'isolation des processus est notamment l'isolation de la mémoire, qui permet d'empêcher les processus en cours d'exécution d'accéder les uns aux autres. Toutefois, cette isolation n'est pas mise en œuvre au niveau matériel. Par exemple, tous les processus exécutés sur la même unité centrale partagent éventuellement les mêmes caches L1 et L2. En outre, tous les processus partagent le cache de dernier niveau. Un programme malveillant peut alors manipuler l'état du cache pour en tirer des informations sur les autres processus qui partagent le même cache, violant ainsi l'isolation fournie par le système d'exploitation. Cependant, malgré tous les mécanismes d'isolation décrits par le système d'exploitation, le partage du matériel peut entraîner des fuites d'informations et donc violer l'isolation assurée par ces mécanismes. Les architectes de processeurs doivent donc revoir la conception des composants des processeurs et étudier ces vulnérabilités afin de les atténuer efficacement dans la nouvelle génération de processeurs.Cette thèse fournit d'abord une étude complète des attaques par canal latéral les plus courantes basées sur le cache. Ces attaques se produisent lorsque les accès à la mémoire dépendent d'informations sensibles. En particulier, ces attaques peuvent récupérer la séquence d'accès mémoire du programme victime. Bien que ces attaques soient faciles à comprendre, leur mise en œuvre pratique est généralement délicate et nécessite une compréhension approfondie des fonctions mal documentées du processeur. Par conséquent, l'absence d'un ensemble d'attaques par canal latéral microarchitectural est un obstacle à l'analyse de la résilience des contre-mesures logicielles/matérielles existantes contre les attaques par canal latéral microarchitectural. Pour ces raisons, nous avons développé la bibliothèque Micro-Architectural Analysis Toolkit (libMAAT) afin d'abstraire l'implémentation des attaques par canal latéral microarchitectural sur diverses architectures de CPU (par exemple, x86, ARMv7, ARMv8 et RISCV). Nous avons utilisé cette bibliothèque pour prototyper des attaques par canal latéral basées sur le cache et évaluer la résilience de nos architectures sécurisées contre des attaques réalistes.De plus, sur les systèmes réels, les observations de l'attaquant utilisant des attaques par canal latéral basées sur le cache peuvent être perturbées à cause du bruit ajouté par les optimisations, telles que le préchargement matériel, le multithreading simultané (SMT), les TLB, les bus, etc. Cette thèse offre un cadre sans bruit qui abstrait les détails d'implémentation des hiérarchies de mémoire inclusive. Nous utilisons ce cadre pour analyser les effets secondaires des attaques de cache et les évaluer dans des caches aléatoires. En outre, il nous a permis de proposer ScrambleCache, une nouvelle architecture de cache qui tire parti du placement aléatoire des ensembles pour déjouer l'analyse des effets secondaires du cache. L'une des principales propriétés du ScrambleCache est son faible impact sur les performances et sa faible surcharge de surface. Nous démontrons que cette contre-mesure protège le système contre les attaques connues des canaux latéraux de cache tout en garantissant un faible surcoût, ce qui rend cette solution adaptée aux systèmes embarqués et aux systèmes d'application. En outre, pour éliminer les attaques par canal latéral basées sur des conflits, nous proposons d'expulser de manière aléatoire un certain nombre de lignes de cache du cache de dernier niveau chaque fois qu'un nombre précalculé d'accès à la mémoire est atteint. Notre analyse de sécurité révèle que même dans le modèle d'attaquant le plus fort possible (sans bruit), les algorithmes de construction d'ensembles d'éviction ne parviennent pas à trouver un ensemble d'adresses congruentes.