Intégration à trois dimensions séquentielle: Etude, fabrication et caractérisation - TEL - Thèses en ligne Accéder directement au contenu
Thèse Année : 2009

Three dimensional sequential integration: Study, fabrication and caracterisation

Intégration à trois dimensions séquentielle: Etude, fabrication et caractérisation

Perrine Batude
  • Fonction : Auteur
  • PersonId : 867129

Résumé

Currently, 3D integration appears as a way to keep increasing density of integrated circuits, wich has been the driving force of microelectronic industry for now 40 years. This thesis deal with 3D sequential integration where the different levels of transistors are fabricated one after the other on the same substrate. The major challenge is then the fabrication of top layers at low temperature in order to preserve the bottom level from any degradation. In this work, we demonstrate functional 3D cells (inverter, SRAM) in between two stacked layers. Remarkable points are the development of stable bottom FET with salicided acces, fabrication of top active layer by wafer bonding and fabrication of top FET with overall thermal budget limited to 650°C. A part of this thesis is devoted to the identification of potential applications. In the specific case of logic applications, we jointly analyse gain perspectives in term of density, performance and cost. Other applications such as SRAMs and FLASH memories and highly miniaturized imagers appear as potential applications. Furthermore, demonstration of the interest of coupling between stacked transistors is done by the design of improved stability SRAMs.
L'intégration 3D fait actuellement figure d'alternative potentielle à la simple réduction des dimensions pour maintenir l'augmentation de la densité des circuits intégrés, principal moteur de l'industrie microélectronique depuis 40 ans. Cette thèse porte sur l'intégration à trois dimensions séquentielle où les transistors des différents niveaux sont fabriqués les uns après les autres sur un même substrat. La difficulté majeure de ce type d'intégration est la réalisation des niveaux de transistors supérieurs à bas budget thermique afin de préserver le niveau de transistor inférieur de toute dégradation. Dans cette thèse nous démontrons des cellules 3D fonctionnelles (inverseurs, SRAM) à cheval sur les deux niveaux. Plusieurs originalités par rapport à l'état de l'art, tel que : le développement de la brique siliciuration stable en température pour le FET inférieur, la réalisation de la zone active supérieur via un transfert par collage moléculaire et le développement de FET supérieur à bas budget thermique inférieur à 650°C sont démontrées Une deuxième partie de la thèse est consacrée à l'identification des applications de cette intégration. Dans le cas d'applications logiques, nous analysons conjointement les perspectives de gain en densité, performance et coût. D'autres applications comme les mémoires SRAMs, FLASH et les imageurs faiblement miniaturisés apparaissent comme des marchés potentiels pour cette intégration. L'intérêt de l'utilisation du couplage entre les transistors empilés permettant de modifier dynamiquement la tension de seuil du transistor supérieur est démontré par la conception de cellules SRAMs à stabilité améliorée.
Fichier principal
Vignette du fichier
manuscrit_batude.pdf (12.31 Mo) Télécharger le fichier
Loading...

Dates et versions

tel-00455428 , version 1 (10-02-2010)

Identifiants

  • HAL Id : tel-00455428 , version 1

Citer

Perrine Batude. Intégration à trois dimensions séquentielle: Etude, fabrication et caractérisation. Matière Condensée [cond-mat]. Institut National Polytechnique de Grenoble - INPG, 2009. Français. ⟨NNT : ⟩. ⟨tel-00455428⟩
381 Consultations
547 Téléchargements

Partager

Gmail Facebook X LinkedIn More