Contribution to the experimental study of transport in decananometric transistors of sub-45nm CMOS technologies
Contribution à l'étude expérimentale du transport dans les transistors de dimensions déca-nanométriques des technologies CMOS sub-45nm
Résumé
The downscaling of electronic devices which allows a large-scale integration has been feasible thanks to many innovations regarding the fabrication processes. These changes deeply modify the electrical behavior of MOS transistors when the gate length becomes shorter than 100nm, altering the physical understanding of this device. This work deals with the study about advanced devices performances (sub-45nm technologies) and the analyze of electrical characteristics. Improvements of state-of-the-art methodologies and new extraction techniques are proposed for enabling the analysis of electrical parameters to be adapted to an industrial context, on very short devices. The use of these new techniques provides a better physical understanding which is required to predict the performances of future technologies.
La miniaturisation des composants électroniques qui permet aujourd'hui une intégration à grande échelle a été possible grâce aux innovations des procédés de fabrication. Ces modifications affectent profondément le comportement électrique des transistors MOS lorsque la longueur de grille devient inférieure à 100nm, altérant notre compréhension physique de ce dispositif. Ce travail de thèse se situe dans le domaine de l'étude des performances des transistors fabriqués dans les filières avancées (technologies sub-45nm) et l'analyse de leur réponse électrique. Il propose d'améliorer les méthodologies existantes et apporte de nouvelles techniques d'extraction qui permettent une analyse des paramètres électriques valide dans un environnement industriel, sur des transistors courts. L'utilisation des ces nouvelles techniques permet une compréhension physique plus juste, utile pour prédire les performances des technologies futures.
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