Les convertisseurs électroniques de puissance sont voués à fonctionner sous des conditions applicatives de plus en plus sévères tout en respectant les impératifs d’efficacité énergétique et de fiabilité. Or, les besoins industriels tendent vers un plus haut niveau d’intégration fonctionnelle tout en améliorant le rapport qualité-prix. Dès lors, la solution utilisée pour le report des puces semi-conductrices est le siège de densités de courant importantes et d’un flux thermique élevé. La présence de défauts dans cette couche d’interconnexion peut conduire à la dégradation de ses performances et au vieillissement prématuré du composant. L’objectif de nos recherches est d’évaluer la pertinence d’une méthodologie basée sur la confrontation de simulations numériques et de campagnes expérimentales. L’objectif est d’améliorer la compréhension du comportement électrothermique en régime de conduction d’un transistor MOSFET en présence d’un void dans sa brasure. Dans cette manuscrite, nous présenterons la construction d’un modèle intégrant le couplage électrothermique de la partie active qui sera confronté à la réponse de résultats expérimentaux. Puis, une étude numérique basée sur la théorie des plans fractionnaires, qui minimise le nombre de simulations, sera exploitée afin de quantifier l’impact de la taille et de la position du défaut sur la réponse électrothermique du composant et de ses liaisons électriques. Les détails de la mise en place d’une étude expérimentale analogue permettront de mettre en perspective la complémentarité de cette approche.