Numerical and Experimental Investigations on Mechanical Stress in 3D Stacked Integrated Circuits for Imaging Applications
Etude expérimentale et numérique des contraintes mécaniques dans les architectures tridimensionnelles sur silicium pour les applications d'imagerie
Résumé
In recent years, a number of physical and economical barriers have emerged in the race for miniaturization and speed of integrated circuits. To circumvent these issues, new processes and architectures are continuously developed. In particular, a progressive shift towards 3D integration strategies is currently observed in the semiconductor industry as an alternative path to further transistor downscaling. This innovative approach consists in combining chips of different technologies or different functionalities into a single module. A possible strategy to realize such heterogeneous systems is to stack chips on top of each other instead of tiling them on the plane, enabling considerable benefits in terms of compactness and versatility, but also increased performance. This is especially true for image sensor chips, for which vertical stacking allows the incorporation of additional functionalities such as advanced image signal processing. Among various methods to achieve direct vertical interconnections between stacked chips, a promising method is Cu/SiO2 hybrid bonding, enabling simultaneous mechanical and electrical connection with a submicron interconnection pitch mostly limited by photolithography resolution and alignment accuracy.The mechanical integrity of the different electrical connection elements for such a 3D integrated imager-on-logic device is of critical importance. The aim of this thesis is to investigate the mechanical robustness of this relatively new architecture in semiconductor manufacturing during its fabrication, aiming to address a number of possible issues from a thermomechanical perspective. In this work, thermomechanical stresses building up in the image sensor during chip processing and assembly onto a package are investigated, and the interactions between the different system components analyzed. The mechanical integrity of several key structures is studied, namely (i) interconnection pads at the hybrid bonding interface between the imager/logic chips, (ii) bondpad structures below the wires connecting the imager to the package substrate, and (iii) semiconductor devices in the image sensor, through in-situ evaluation of process-induced mechanical stresses using doped Si piezoresistive stress sensors. To do so, for each item a combined numerical and experimental approach was adopted, using morphological, mechanical and electrical characterizations, then correlated or extended by thermomechanical finite element analyses, allowing to secure product integration from a thermomechanical perspective.
Ces dernières années, un certain nombre de barrières physiques ou économiques ont fait leur apparition dans la course pour la miniaturisation et l’amélioration des performances des circuits intégrés. Pour dépasser ces limites, de nouvelles architectures sont continûment développées. En particulier, on observe un tournant dans l’industrie de la microélectronique vers les stratégies d’intégration 3D, comme une alternative à la réduction des dimensions des transistors MOS. Cette approche innovante consiste à combiner en un seul et même module des puces de technologies ou fonctionnalités diverses. Une stratégie possible pour réaliser ces systèmes hétérogènes est d’empiler verticalement les puces les unes sur les autres plutôt que de les juxtaposer dans le plan, permettant des gains considérables en terme de compacité et de polyvalence des circuits. Ceci vaut en particulier pour les capteurs d’image, pour lesquels l’exploitation de la dimension verticale rend possible l’incorporation de fonctionnalités supplémentaires, notamment pour le traitement d’image. Parmi les nombreuses méthodes existantes pour réaliser des interconnexions verticales directes entre les puces empilées, le collage « hybride » cuivre/oxyde est une approche prometteuse permettant de réaliser simultanément la connexion mécanique et électrique, avec un pas d’interconnexion submicronique car limité principalement par la précision d’alignement atteignable entre les plots de collage métalliques au moment de leur mise en contact.Un enjeu majeur pour ce type d’architecture innovante est la tenue mécanique des éléments de connexion électrique. Cette thèse vise à examiner la robustesse mécanique d’un capteur d’image reporté sur un circuit logique de technologie plus avancée par empilement 3D, dans le but de prévenir un certain nombre de problèmes potentiels causés par les contraintes thermomécaniques s’accumulant pendant sa fabrication. Dans ce travail de thèse, les contraintes mécaniques générées dans le capteur d’image empilé pendant l’élaboration du circuit et son encapsulation dans un boîtier à puce sont examinées, et les interactions entre les différents composants du système analysées. L’intégrité mécanique de plusieurs structures clés est étudiée, notamment : (i) les plots d’interconnexion à l’interface de collage « hybride » entre la puce imageur et la puce logique, (ii) les plots d’assemblage filaire faisant le lien entre le capteur d’image empilé et le substrat du boîtier, ainsi que (iii) les composants électroniques dans la zone active du substrat silicium du capteur d’image, à travers l’évaluation in-situ des contraintes mécaniques induites par les procédés de fabrication grâce à des capteurs de contraintes piézorésistifs à base de silicium dopé. Pour ce faire, une approche combinant caractérisations expérimentales et analyses numériques a été adoptée : les mesures morphologiques, mécaniques et électriques effectuées sont systématiquement corrélées et étendues à l’aide de simulations par la méthode des éléments finis, permettant de garantir la bonne intégration des produits d’imagerie du point de vue thermomécanique.
| Origine | Fichiers produits par l'(les) auteur(s) |
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