La fiabilité des circuits électroniques est sujette à des dommages physiques ou à des défaillances fonctionnelles en raison de la présence du rayonnement atmosphérique ou spatial. L'interaction des particules dans le silicium peut entraîner des effets permanents ou transitoires tels que les effets d’événement singulier (SEE). En raison des effets de masquage intrinsèques des circuits combinatoires dans les conceptions numériques, les événements singuliers transitoires (SET) ont été considérés comme non pertinents par rapport à la rupture de données causée par les aléas logiques (SEU). Cependant, l'importance de considérer les SETs dans les circuits VLSI (Very-Large-System-Integration) augmente étant donnée la réduction des dimensions des transistors et de la profondeur du chemin de données logique dans les technologies avancées. En conséquence, la menace associée aux SET doit être soigneusement traitée en même temps que la caractérisation du SEU dans les systèmes électroniques des applications spatiales, avioniques et même pour les applications au sol. De plus, pour augmenter la fiabilité des systèmes, des techniques de durcissement peuvent être adoptées dans les niveaux de processus ou de conception. Le processus de caractérisation est généralement orienté vers les tests expérimentaux, mais la nécessité d'adopter des simulations de modélisation pour étudier les effets fondamentaux des rayonnements et améliorer les méthodologies de test a conduit à un intérêt accru pour le développement de méthodologies de caractérisation des SEEs basées sur des outils de simulation. En conséquence, cette thèse fournit une chaîne de simulation numérique complète basée sur une approche multi-physique et multi-échelle pour caractériser les composants électroniques contre les effets SEU / SET. De plus, des techniques de durcissement par design (RHBD) ont été évaluées et proposées au niveau du layout physique et du circuit. La conception du layout physique influence les mécanismes de génération de SEE induits par une collision des particules. Par conséquent, les techniques de durcissement sont largement utilisées au niveau du layout pour réduire le processus de collecte des charges. Au-delà de l'analyse du dimensionnement et de l’empilage des transistors, ce travail propose l’utilisation du layout de transistors repliés ainsi que la technique de « diffusion splitting ». Les résultats ont indiqué que les designs repliés peuvent offrir une section efficace de SET inférieure ainsi qu'un LET seuil plus élevé que celui observé pour les designs non repliés. Au niveau des circuits, les implications de la synthèse logique des conceptions à base de cellules sont étudiées. En outre, étant donné la dépendance des techniques RHBD par rapport au signal d'entrée, la probabilité du signal est proposée comme une approche de durcissement spécifique à l'application afin d'améliorer l'efficacité du durcissement tout en réduisant les inconvénients de conception et d'éviter les qualifications trompeuses. Par exemple, une optimisation de l'affectation des broches qui vise les effets SET peut permettre de réduire le taux global de SET. De plus, les méthodologies d'insertion sélective de blocs TMR (Triple Modular Redundancy) peuvent être optimisées en fonction de la probabilité de signal des nœuds critiques et des architectures de votes majoritaires.