Design and fabrication of tunnel effect-based non-linear selectors
Conception et fabrication de sélecteurs non-linéaires à base d'effet tunnel
Résumé
Conventional memory scaling limit is about to be reached. Indeed, the dimensions of memory based on transistors will stop decreasing in the coming years. To continue to reduce the size of electronic circuits while improving performance, manufacturers must now use new approaches that have led to a paradigm shift in the microelectronics industry. One such approach is monolithic 3D integration, which involves increasing the device’s surface density by stacking them along the vertical axis and/or adding features beyond crystalline silicon into an electronic chip. For example, next-generation memories could be integrated into the metal interconnects portion of a CMOS chip. Several emerging memories are developed to add functionality to the metal interconnects and are integrated as a cross-matrix. However, leakage current problems are almost inherent in large cross matrices and require the addition of an access device, called a selector, in series with each memory point to minimize leakage currents. The aim of this thesis is to design and manufacture a tunnel-based selector compatible with standard industrial manufacturing techniques that could be implemented at the interconnections of a CMOS chip. The tunnel effect current simulation was performed to optimize the theoretical performance of the selector. Selectors based on titanium oxide and tantalum were manufactured and temperature-characterized to understand the dominant conduction mechanisms.
La limite de mise à l'échelle des mémoires conventionnelles est sur le point d'être atteinte. En effet, les dimensions des mémoires basées sur les transistors vont cesser de diminuer dans les années à venir. Pour continuer de diminuer la taille des circuits électroniques tout en améliorant les performances, les fabricants doivent maintenant utiliser de nouvelles approches qui ont mené à un changement de paradigme dans l'industrie de la microélectronique. Une de ces approches est l'intégration 3D monolithique qui consiste à augmenter la densité surfacique de dispositif en empilant ceux-ci selon l'axe verticale et/ou en rajoutant des fonctionnalités au-delà du silicium cristallin dans une puce électronique. Par exemple, des mémoires de nouvelle génération pourraient être intégrées dans la partie des interconnexions métalliques d'une puce CMOS. Plusieurs mémoires émergentes sont développées dans le but de rajouter des fonctionnalités dans les interconnexions métalliques et sont intégrées sous forme de matrice croisée. Cependant, des problèmes de courant de fuite sont presque inhérents aux matrices croisées de grande dimension et nécessitent l'ajout de dispositif d'accès, appelé sélecteur, en série avec chaque point mémoire pour minimiser les courants de fuite. Le but de cette thèse est de concevoir et de fabriquer un sélecteur à base d'effet tunnel compatible avec les techniques de fabrications industrielles standard qui pourrait être implanté au niveau des interconnexions d'une puce CMOS. La simulation de courant à base d'effet tunnel a été effectuée afin d'optimiser les performances théoriques du sélecteur. Des sélecteurs à base d'oxyde de titane et de tantale ont été fabriqués et caractérisés en température afin de comprendre les mécanismes de conduction dominants.
| Origine | Version validée par le jury (STAR) |
|---|