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Theses Year : 2017

Exploration of multicore systems based on silicon integrated communication networks

Exploration de systèmes multicoeurs basés sur des réseaux de communication intégrés sur silicium

Charles Emmanuel Effiong

Abstract

More computing cores are now being integrated on a single chip in order to meet the ever-growing application demands for high performance and low power computing systems. As the number of cores continues to grow, so is the demand for scalable on-chip communication networks that can deliver high-speed communication among the cores. Contrary to traditional on-chip networks, Networks-on-Chip (NoCs) have emerged as a mature alternative interconnect for manycore architectures since it provides enhanced scalability and power efficiency.Typical NoC routers consist of buffers which serve as temporary data storage. However, studies have shown that buffers are often unutilized (i.e. idle or underutilized) especially when executing applications with non-uniform traffic patterns or bursty behaviours. This is because most typical routers dedicate a set of buffers to their input and/or output ports and these buffers can only be exploited by data-flows using them, which leads to significant performance degradation. Therefore, router architectures capable of maximizing buffer utilization for performance gains are indispensable.In order to maximize buffer resource utilization, this thesis proposes a novel NoC router concept called Roundabout NoC (RiNoC) that is inspired by real-life multi-lanes traffic roundabout. Contrary to existing approaches, RiNoC provides intrinsic and effective resource utilization. However, roundabout-inspired routers are susceptible to deadlocks due to their ring-like architecture. The Rotary NoC router shares similar ring-like concept with propose but relies on a deadlock-free technique which introduces significant area/power overheads. Conversely, RiNoC achieves deadlock-freeness and enhanced network performance over typical NoCs without compromising network area/power. This thesis further exploits RiNoC highly parametric architecture in order to produce different router configurations with varying topological trade-offs for performance gains without sacrificing area.
De plus en plus de cœurs sont maintenant intégrés sur une seule puce afin de satisfaire les exigences toujours croissantes des applications en matière de systèmes haute performance et basse consommation. Le nombre de cœurs ne cesse d'augmenter, tout comme le besoin en réseaux de communications à haute vitesse entre ces cœurs. A l’inverse des réseaux de communication traditionnels, les Networks-on-Chip (NoCs) ont émergé comme une alternative mature pour les architectures massivement multicœur du fait de leur meilleure passage à l'échelle et de leur efficacité énergétique accrue.Les routeurs de NoC typiques sont constitués de mémoires-tampons qui servent au stockage temporaire de données. Cependant, des études ont montré que ces mémoires-tampons sont souvent inutilisées, en particulier lors de l'exécution application avec des modèles de trafic non uniformes. Cela est dû au fait que la plupart des routeurs typiques consacrent ces bouts de mémoire à leurs ports d'entrée et/ou de sortie, et toute cette mémoire ne peut être exploitée que par un certain type de flux de données. Cela entraîne une dégradation significative des performances dans les cas non favorables. Par conséquent, les architectures de routeurs capables de maximiser l'utilisation des mémoires-tampons pour des gains de performance sont recherchées.Dans le but de maximiser l'utilisation des ressources, cette thèse propose un concept novateur de routeur pour réseau sur puce appelé Roundabout NoC (RiNoC) qui s'inspire des ronds-points à plusieurs voies que l'on retrouve dans la gestion du trafic routier. Contrairement aux approches existantes, RiNoC assure intrinsèquement une utilisation efficace des ressources. Cependant, les routeurs inspirés des ronds-points sont sujet aux interblocages à cause de leur forme en anneau. Le routeur "Rotary NoC" partage le même concept d'organisation en anneau que nous proposons, mais repose sur une d'évitement des interblocages qui introduit des surcoûts non négligeables en terme de surface et de consommation énergétique. A l'inverse, RiNoC empêche les interblocages et améliore les performances des réseaux sur puce sans compromettre la surface ou l'énergie du réseau. Cette thèse exploite en particulier l'architecture hautement paramétrique de RiNoC afin de produire différentes configurations de routeur avec des compromis topologiques variables pour différents gains de performance sans sacrifier la surface.
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Origin : Version validated by the jury (STAR)

Dates and versions

tel-01944111 , version 1 (04-12-2018)

Identifiers

  • HAL Id : tel-01944111 , version 1

Cite

Charles Emmanuel Effiong. Exploration of multicore systems based on silicon integrated communication networks. Micro and nanotechnologies/Microelectronics. Université Montpellier, 2017. English. ⟨NNT : 2017MONTS064⟩. ⟨tel-01944111⟩
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