Cette thèse étudie l’électronique cryogénique et la réalisation de boîtes quantiques (QD) sur substrat SOI pour le calcul quantique. Deux technologies sont proposées pour la démonstration de boîtes quantiques d’électrons/trous. La première s’appuie sur les dispositifs Trigate SOI développés au CEA-LETI et la seconde exploite la technologie FD-SOI 28nm développée par STMicroelectronics. Dans un premier temps, les dispositifs à double-grille du LETI sont mesurés à très basse température (60mK) pour mettre en avant le principe d’exclusion de Pauli pour les premiers trous confinés à l’intérieur des deux QD. Au travers de cette expérience réalisée sur un double QD nous étudions une brique élémentaire permettant à terme l’initialisation et la lecture d’un qubit. Cette expérience a par la suite été étendue à d’autres dispositifs possédant quatre grilles pour lesquels un protocole de mesure est proposé pour la démonstration de deux qubits de spin d’électron. Dans un second temps, nous avons adressé la question du contrôle, de la lecture et de la manipulation des qubits de spin par une électronique pouvant fonctionner à basse température. Les performances digitales et analogiques des transistors FD-SOI ont été étudiées sur une large gamme de température. La réduction de la température montre une nette amélioration de la mobilité des électrons et des trous mais également une plus faible pente sous le seuil (SS) qui s’accompagne également d’une augmentation de la tension de seuil (Vth). La saturation de la SS pour les faibles températures est expliquée à l’aide d’un modèle analytique développé dans le cadre de cette thèse. En modélisant une queue étroite de densité d'états près des bords des bandes de conduction et de valence et en utilisant la statistique de Fermi-Dirac, un excellent accord est obtenu entre les mesures et le modèle. L’ajout d’une variation exponentielle dans la densité de pièges d’interface permet de reproduire l’évolution de la SS sur plus de 6 décades de courant. Par ailleurs, nous montrons que l’effet d’une polarisation face arrière qui permet d’ajuster la Vth des transistors FD-SOI pour viser des applications haute performance ou basse consommation fonctionne parfaitement à basse température. La modulation de la Vth reste la même de 300K à 4K pour les grandes et petites longueurs de grille des transistors NMOS/PMOS. Afin de tirer avantage de la technologie FD-SOI et d’évaluer son intérêt pour l’électronique cryogénique, nous avons caractérisé plusieurs oscillateurs en anneaux (RO) jusqu’à 4K. L’étude a été réalisée en deux temps. Dans un premier temps, l’augmentation de la Vth à basse température n’a pas été corrigée. Puis, cette augmentation de la Vth a été corrigée grâce à la polarisation face arrière afin de conserver la même Vth que celle mesurée à 300K. Afin de conserver les avantages tirés des plus fortes mobilités des porteurs à basse température, nous montrons que la Vth doit être corrigée pour réduire significativement le délai de commutation d’une chaine d’inverseurs. Nous montrons qu’à 4K un régime de fonctionnement optimal alliant à la fois haute performance et basse consommation peut être obtenu avec une tension d’alimentation (VDD) de 0.3V contre 1V à 300K. Cela permet de réduire de façon significative la dissipation statique et dynamique des RO. Un produit Energie-Délai de 6.9fJ.ps avec un délai par étage de 37ps sont obtenus à VDD = 0.325V grâce à l’utilisation de la polarisation face arrière. Pour finir, nous discutons de la dualité des transistors FD-SOI canal court qui peuvent être utilisés soit comme MOSFET ou comme transistors à électron unique. La présence de QD dans les transistors FDSOI est démontrée avec des caractéristiques proches de celles obtenues avec d’autres architectures (type nanofil) offrant ainsi des perspectives intéressantes pour une future co-intégration d’une électronique cryogénique avec des qubits de spin réalisés à partir d’une même plateforme industrielle.